2017-11-30
2319Министерство образования и науки Российской Федерации
Государственное образовательное учреждение высшего профессионального образования
Владимирский государственный университет
Имени Александра Григорьевича и Николая Григорьевича Столетовых
СХЕМОТЕХНИЧЕСКОЕ ПРОЕКТИРОВАНИЕ
ЦИФРОВЫХ УСТРОЙСТВ
Методические указания к лабораторным работам
Составитель
Туляков В.С.
Владимир 2012
УДК 681.3.06
ББК 32.973
Рецензент
кандидат технических наук, профессор
кафедры информационных систем и информационного менеджмента
Владимирского государственного университета
В.Ф. Романов
Схемотехническое проектирование цифровых устройств Часть 1: метод. Указания к лабораторным работам. / Владим. Гос. Ун-т.; сост. В.С.Туляков.- Владимир: Изд-во Владимир. гос. ун-та, 2012.- 40 с.
Представляет шесть лабораторных работы, посвященных разработке цифровых устройств комбинационного и последовательностного типа. Рассматриваются базовые функциональные блоки вычислительной техники дешифраторовы, шифраторы, сумматоры, счетчики, регистры, схем памяти, интерфейсные схемы и их интегральное исполнение. Разработка цифровых устройств на их основе на уровне структурной электрической, функциональной электрической и принципиальной электрической схемы в заданном или выбранном интегральном базисе.
Предназначены для студентов специальности 230100 – вычислительные машины, комплексы, системы и сети, а также могут быть полезны студентам других специальностей, изучающим принципы создания цифровых электронных устройств.
ВВЕДЕНИЕ
Понятия: электротехника, электроника и схемотехника - неразрывно связаны с уровнем современного и будущего технологического развития, так как являются основой для создания цифровых устройств различного назначения и уровня интеграции. Успехи в электронике в значительной мере определяют прогресс промышленности и науке. Современная промышленная продукция, производственные линии, станки, бытовая аппаратура – насыщены электроникой. Необходимо отметь, что электротехника, электроника и схемотехника являются основой самой бурно развивающейся области инженерной деятельности в современном мире. Таким образом, формирование знаний у студентов в этой области необходимо для формирования их, как специалистов способных решать задачи связанные с проектированием, созданием и эксплуатацией цифровой техники. В рамках дисциплины студенты должны освоить базовые цифровые и аналоговые компоненты и структуры электронных систем обработки информации, являющиеся базовой основой для создания разнообразной аппаратуры, как в области вычислительной техники, так и в смежных областях: цифровой автоматике, измерительной технике, телекоммуникациях. Дисциплина предназначена для выработки у студентов навыков практического применения интегральных схем, умения выбирать интегральные схемы по различным критериям, формирования практических навыков в применения справочников и разработки структурных, функциональных и электрических принципиальных схем устройств по техническому заданию.
Тематически методические указания разделены на шесть лабораторных работ: первая посвящена основам построения дешифраторов и шифраторов и схем на их основе; вторая посвящена основам проектирования сумматоров различного типа с индивидуальным интерфейсом и схем на их основе; третья работа посвящена основам проектирования счетчиков самого различного назначения и организационной структуры и схем на их основе; четвертая работа посвящена разработке устройств памяти; пятая работа посвящена разработке устройств на базе контроллеров параллельного и последовательного ввода вывода и портов микроконтроллеров; шестая лабораторная работа посвящена разработке устройств ввода вывода с использованием UART встроенных в микроконтроллер.
Каждая лабораторная работа содержит индивидуальные задания для студентов. Результатом выполнения каждой работы является разработка структурной, функциональной и электрической принципиальной схемы цифрового устройства в выбранном или заданном интегральном базисе по техническому заданию с применением программных средств.
Выполнение лабораторных работ имеют следующие цели: выработки устойчивых навыков в использовании и поиске справочной литературы,; формирование четких представлений о содержании технического задания на разработку электронной цифровой схемы; этапов разработки; правил создания чертежных документов.
Лабораторная работа №1
Схемотехника дешифраторов и шифраторов
Цель работы:
Изучение принципа работы и типов дешифраторов и шифраторов. Синтез дешифраторов и шифраторов произвольной разрядности с использованием интегральных микросхем.
Приобретение навыков применения справочников по интегральным схемам при решении прикладных задач.
Теоретическая часть
Дешифратор это устройство, преобразующее входной двоичный код в выходной унитарный код, имеющий активный уровень только в одном разряде на выходе, а именно в том, номер которого в двоичном счислении равен входному двоичному числу.
Логика работы Интегральное исполнение
Рисунок 1.1 – Дешифратор 4 на 16
На рисунке 1.1 показан пример дешифратора 4 в16 с инверсными выходами и двумя инверсными входами V, которые разрешают работу дешифратора при установке на V1 и V2 нулей. Дешифратор бывает полным и неполным. Полный дешифратор с n входами имеет m выходов, где m = 
- число возможных минтермов от n переменных. Число входов и выходов указывается следующим образом: 3-8 (три в восемь), 4-16, 4-10 (неполный дешифратор). Существует три способа организации дешифратора: линейный, каскадный и пирамидальный.
При линейной организации (на примере дешифратора 3-8, рисунок 1.2) каждый минтерм реализуется отдельно на трех входовом элементе типа И. На входы элементов подаются все возможные комбинации прямых и инверсных значений разрядов входного кода. Для каждого значения входного кода будет активироваться один выход.
Рисунок 1.2 – Линейный дешифратор
Пример пирамидальной структуры дешифратора показан на рисунке 1.3. При этом первый уровень пирамиды формирует все возможные конъюнкции двух разрядов, а второй уровень пирамиды формирует возможные конъюнкции выходов первого ряда схем следующего разряда. Уровней пирамиды может несколько.
Рисунок 1.3 – Пирамидальный дешифратор
При каскадном построении дешифратора входное число разбивается на несколько равных по количеству разрядов кодов и для каждого набора строится линейный дешифратор. А затем выходы линейных дешифраторов соединяются элементами И. Дешифраторы часто имеют, разрешающий работу вход, при запрещающем значении которого все выходы дешифратора неактивны независимо от значения входного кода. Этот вход можно использовать в качестве старшего разряда входного кода и наращивать разрядность дешифраторов интегрального исполнения. Пример наращивания разрядности дешифратора приведен на рисунке 1.4. Дешифраторы широко применяются в схемах адресации памяти, в схемах подключения нескольких источников данных к линии связи коллективного пользования, работающей в режиме разделения времени.
Рисунок 1.4 – Принцип наращивания разрядности дешифратора
Шифраторы выполняют функцию противоположную дешифрации, пример показан на рисунке 1.5. Они преобразуют унитарный код 1 из N в цифровой код. Наиболее применяемыми шифраторами являются приоритетные. Таблица истинности приоритетного шифратора приведена в таблице 1.1. Приоритетный шифратор вырабатывает на выходе двоичный код старшего запроса из всех установленных на входе. Обычный шифратор является частным случаем приоритетного шифратора. Шифраторы, как и дешифраторы, бывают полными и неполными. При разработке шифраторов часто возникает задача увеличения разрядности.
Таблица 1.1 – Таблица состояний приоритетного шифратора.
Рисунок 1.5 – Неполный шифратор
Входами приоритетного шифратор являются (по таблице 1.1) R0-R7, вход разрешения работы Е1, выходы А0-А2, выход G – признак наличия комбинации входного кода, выход EO – признак отсутствия комбинации кода на входе. Основной особенностью приоритетного шифратора является соответствие каждой унитарной комбинации входа уровню приоритета. На рисунке 1.6 показан принцип наращивания размерности приоритетного шифратора.
Рисунок 1.6 – Принцип наращивания разрядности шифратора
Приоритетные шифраторы используются при решении задачи определения приоритетного претендента на использование каким-либо ресурсом, в частности они используются в контроллерах прерываний в качестве арбитров приоритета запроса.
Варианты заданий на лабораторную работу
| № | Разработать электрическую функциональную и электрическую принципиальную схемы согласно вариантам | Microsoft-Visio схемы | Элементная база |
| Дешифратор линейного типа и дешифратор пирамидального типа 4-14, выходы инверсные. | Да | К555ЛА4 | |
| Приоритетный шифратор на 6 входов и 3 выхода, входы инверсные | Да | К555ЛН1 К555ЛР4 К555ЛИ1 | |
| Дешифратор пирамидального типа 5-20, выходы инверсные | Да | выбрать самостоятельно по критерию минимального количества корпусов ИС в схеме | |
| Дешифратор 6 на 40 | Да | К555ИД6 К555ИД4 | |
| Соединенные дешифратор 3-8 и шифратор 8-3, предусмотреть сигнал разрешения работы шифратора | Да | выбрать самостоятельно по критерию минимума корпусов ИС в схеме | |
| Дешифратор 4 на 16 с инверсными входами | Да | К555ИД4 | |
| Шифратор 4 на 2, входы и выходы инверсные, предусмотреть сигнал разрешения работы схемы | Да | выбрать самостоятельно, обосновать | |
| Соединенная пара (шифратор 5 на 3, дешифратор 3-8) входы шифратора инверсные, выходы дешифратора прямые. | Да | К555ЛА3 | |
| Два шифратора 4 на 2, с инверсными выходами, выходы подключить к схеме сравнения, выполняющую функцию «равно» | Да | К555ЛА3 К555ЛН1 | |
| Приоритетный шифратор на 14 входов, предусмотреть сигнал разрешения работы, выходы инверсные. | Да | выбрать самостоятельно | |
| Дешифратор 4 на 10, входы и выходы инверсные, предусмотреть два входа для сигналов условия разрешения работы | Да | К555ЛА3, К555ЛИ1 | |
| Два линейных шифратора 8 на 3 с инверсными входами, выходы которых подключены к элементу сравнения «больше». | Да | выбрать самостоятельно | |
| 13. | Дешифратор 4 на 12, входы инверсные, выходы прямые | Да | выбрать по критерию минимального количества корпусов ИС в схеме |
| Два приоритетных шифратора 6 на 3, работающих на три общие линии с логикой подключения выходов к линии. | Да | выбрать самостоятельно, обосновать выбор | |
| Дешифратор 3-8 входы и выходы инверсные, выходы дешифраторы должны с помощью схемы разрешения подключаться к одной линии связи. | Да | выбрать самостоятельно, обосновать выбор | |
| На базе дешифраторов разработать схему разрешения работы одного элемента логического элемента 3-И-НЕ из матрицы подобных элементов размером 5 на 5 | Да | выбрать самостоятельно, обосновать выбор | |
| Построить из двух приоритетных шифраторов 8 на 3 приоритетный шифратор 16 на 4. Выходы и входы схемы прямые. | Да | выбрать самостоятельно, обосновать выбор | |
| Схема на базе дешифратора 4 на 16 входы инверсные, состояние выходов индицируются светодиодами. | Да | выбрать самостоятельно, обосновать выбор | |
| Схема содержит два шифратора 8 на 3 с инверсными входами, выходы шифраторов подключены к логической схеме 8ИЛИ-НЕ | Да | выбрать самостоятельно, обосновать выбор |
Применение программы схемотехнического моделирования MCap 9 по индивидуальному заданию преподавателя.
Содержание отчета
1. Электрическая функциональная схема устройства.
2. Электрическая принципиальная схема устройства в заданном элементном базисе или выбранном элементном базисе. Если микросхемы выбирались по заданию из справочника самостоятельно, обосновать выбор применяемых интегральных схем.
3. Справочная информация о применяемых микросхемах с указанием источника информации.
4. Таблица истинности, справочная информация, временная диаграмма или иная информация, необходимая для пояснения работы разработанных функциональной и принципиальной схем.
5. Для подготовки функциональных и принципиальных схем использовать программу MicroCap9 или Microsoft Visio.
Контрольные вопросы
1. Чем отличается полный дешифратор от неполного.
2. Зачем применяется пирамидальная структура дешифратора.
3. Как решается задача увеличения разрядности дешифратора.
4. Объясните разницу в работе обычного и приоритетного шифратора.
5. Приведите пример функционального обозначения дешифратора и шифратора.
6. Как решается задача увеличения разрядности шифратора.
Лабораторная работа №2
Схемотехника сумматоров
Цель работы:
Изучение принципа работы и типов сумматоров. Разработка
сумматоров произвольной разрядности и типов в реальной интегральной базе.
Разработка устройств на основе сумматоров. Выработка навыков применения справочников по интегральным схемам.
Теоретическая часть
Сумматоры выполняют арифметическое сложение чисел. Они являются
ядром арифметико-логических устройств, входящих в состав процессоров.
В противовес сумматорам могут быть реализованы вычитатели, однако это никогда не делается, так как вычитание удобно реализовать через сложение с применением дополнительных и обратных кодов.
Сумматоры можно разделить на следующие группы:
- одноразрядный полный сумматор, как основа всех сумматоров;
- сумматор для последовательных операндов;
- многоразрядный сумматор для параллельных операндов:
- с последовательным переносом;
- с параллельным переносом;
- с групповой структурой;
- накапливающий или аккумулятор.
Одноразрядный полный сумматор
Одноразрядный сумматор имеет три входа (два слагаемых и перенос из предыдущего разряда) и два выхода – суммы и переноса в следующий разряд. На рисунке 2.1 показан пример реализации одноразрядного сумматора и его таблица состояний – Таблица 2.1
Рисунок 2.1 – Одноразрядный сумматор
Таблица 2.1 – таблица состояний одноразрядного сумматора
| 
| 
| 
| 
|
На рисунке 2.2 показан пример интегрального исполнения двух полных сумматоров в одном корпусе К555ИМ5. Каждый из сумматоров микросхемы К555ИМ5 работает согласно таблице состояний, которая приведена выше. При соединении 5 и 11 контактов микросхемы, мы получим двухразрядный сумматор. И используя данный пример можно построить сумматор произвольной разрядности с последовательным принципом переноса.
Рисунок 2.2 – Пример интегрального исполнения сумматора
Сумматор для последовательных операндов
В сумматоре для последовательных операндов, показанном на рисунке 2.3 используется одноразрядный сумматор, два n- разрядных сдвиговых регистра на входе для записи входных операндов и аналогичный сдвиговый регистр S на выходе для хранения результата. Работа схемы начинается с записи в регистры А и В чисел, которые будут суммироваться.
Схема записи на рисунке не показана. Учет переноса в следующий разряд организован с помощью D триггера. Каждый тактовый сигнал выталкивает в сумматор из регистров А и В, начиная с младшего разряда, соответствующие биты, сумма записывается в выходной регистр, а D триггер обеспечивает учет переноса в старший разряд.
Рисунок 2.3 – Сумматор последовательных операндов
Очевидно, что сумматор подобного типа очень медленный и применяется ограниченно.
Сумматор параллельных операндов с последовательным переносом
Сумматор подобного класса строится из цепочки полных одноразрядных сумматоров, соединенных последовательно по линиям переноса. Общая функциональная схема подобного сумматора приведена на рис.4. Почему перенос последовательный? Потому, чтобы учесть значение переноса в старшем разряде необходимо сначала получить результат вычисления в предыдущем разряде. Даже если на все разряды а и в на рисунке 2.4 установлены значения для суммирования, время суммирования будет определяться временем вычисления переносов.
Рисунок 2.4 – Сумматор с последовательным переносом
Сумматор параллельных операндов с параллельным переносом
Данный класс сумматоров не обладает последовательным распространением переноса вдоль всей разрядной сетки. Во всех разрядах вычисление результата переноса производится параллельно во времени. За счет этого достигается максимальная скорость работы. Вариант схемы сумматора подобного типа приведен на рисунке 2.5.
|
Рисунок 2.5 – Сумматор с параллельным переносом
Вычисление значения переноса производится с помощью комбинационных схем входами, которых являются все переменные, влияющие на вычисление переноса в определенном разряде. Время вычисления переноса будет определяться временем задержки комбинационной схемы.
Использование сумматоров в интегральном исполнении
для выполнения различных арифметических операций
Применение инверсных входов дает возможность использовать сумматор для выполнения операций вычитания. В этом случае возможны два варианта, когда А больше В и АА меньше В. В первом случае, когда результат вычитания положителен, разность определяется по формуле: 
то есть вычитаемое В представляется в дополнительном коде. Во втором случае, когда результат вычитания отрицателен, разность определяется по формуле:
На рисунке 2.6 показан пример сумматора для выполнения операции вычитания, а на рисунке 2.7 приведен пример для универсального устройства для выполнения операций сложения и вычитания.
Рисунок 2.6 – Сумматор для выполнения операции вычитания
Рисунок 2.7 – Универсальный сумматор
Задание на лабораторную работу
| № п\п | Задание | База для решения |
| 1. | Разработать сумматор сложения последовательных 4-разрядных операндов, входные сдвиговые регистры должны иметь входы параллельной предварительной записи, выходной последовательный регистр должен иметь линии параллельного считывания информации | К555ИМ5 К555ТМ8 |
| 2. | Восьми разрядный сумматор со схемой мажоритарной логики на выходе и схемой управления выдачей результата (суммы и результата мажоритарной логики). | К555ИМ5 Комбинационные ИС выбрать самостоятельно. |
| 3. | Трех разрядный сумматор на J-K триггерах с последовательным переносом. Предусмотреть на выходе сумматора регистр аккумуляторного типа. | Элементная база выбирается самостоятельно, обосновать выбор. |
| 4. | Четырех разрядный сумматор с параллельным переносом, предусмотреть возможность выдачи результата через схемы с тремя состояниями выхода. | База комбинационная логика, базовый критерий минимальная потребляемая мощность. |
| 5. | Четырех разрядный вычитатель, на входе и выходе вычитателя предусмотреть регистры для хранения входных и выходных данных. Предусмотреть логику управления записью информации во входной регистр и результата вычитания в выходной. | К555ИМ7, К55ИР16 |
| 6. | Четырехразрядный сумматор, на входе и выходе сумматора предусмотреть регистры для хранения входных и выходных данных. Предусмотреть логику управления записью информации во входной регистр и результата сложения в выходной. | К555ИМ7, К55ИР16 |
| 7. | Разработать сумматор последовательных 8-разрядных операндов, входные сдвиговые регистры должны иметь входы параллельной предварительной записи, выходной последовательный регистр должен иметь линии параллельного вывода. считывания информации | К555ИР10, сумматор выполнить на комбинационной логике. |
| 8. | Четырехразрядный сумматор с параллельным переносом | ИС комбинационной логики выбрать самостоятельно. Обосновать критерии выбора. |
| 9. | Схема умножения двух трехразрядных чисел | ИС комбинационной логики выбрать самостоятельно. Критерий- минимальное количество корпусов. |
| 10. | Четырех разрядный накапливающий сумматор. Выходы инверсные. Без учета переноса в пятый разряд. | К555ИМ6 |
| 11. | Трехразрядный накапливающий сумматор. Входы инверсные. На выходе предусмотреть схему с подключения к магистральной шине. | К555ИМ6 |
| 12. | Пяти разрядный сумматор для выполнения операции вычитания. | К555ИМ6, К555ЛН1 |
| 13. | Универсальный трехразрядный сумматор для выполнения операций сложения и вычитания. | К555ИМ6 |
| 14. | Четырехразрядный сумматор с параллельным переносом. | Использовать интегральные схемы комбинационной логики |
| 15. | Четырехразрядный вычитатель, выходы инверсные. | Использовать интегральные схемы комбинационной логики |
| 16. | Восьмиразрядный сумматор с последовательным переносом на базе микросхемы 4-разрядных сумматоров | Использовать микросхемы ТТЛ серии |
| 17. | Схема универсального 5-разрядного сумматора с инверсными выходами и сигналом разрешения выдачи результата. | Микросхемы выбрать самостоятельно. Основной критерий выбора – минимальная потребляемая мощность. |
| 18. | Схема универсального 5-разрядного сумматора с инверсными выходами и сигналом разрешения выдачи результата. | Микросхемы выбрать самостоятельно. Основной критерий выбора – максимальное быстродействие. |
Содержание отчета
6. Функциональная схема устройства.
7. Принципиальная схема устройства в заданном элементном базисе. Если элементный базис не задан, обосновать выбор и критерии выбора микросхем.
8. Таблица истинности или иная информация необходимая для пояснения работы схемы.
9. Для подготовки функциональных и принципиальных схем использовать программу MicroCap8 или Microsoft Visio.
Контрольные вопросы
1. Какой тип сумматора является наиболее быстродействующим и почему.
2. Объясните какие недостатки имеет схема сумматора с параллельным переносом.
3. Каким образом определить время задержки в N-разрядном сумматоре последовательного переноса.
4. Каким достоинством обладает сумматор последовательных операндов.
Лабораторная работа №3
Счетчики
Цель работы:
Изучение счетчиков различного типа, применение счетчиков интегрального исполнения. Приобретение навыков разработки принципиальных схем с использованием счетчиков.
Теоретическая часть
Счетчиком называется последовательностная схема, выполняющая функции подсчета единичных сигналов, поступивших на ее вход, а также функцию запоминания двоичного кода, соответствующего этому количеству входных сигналов. На основе счетчиков создают схемы таймеров, распределителей сигналов, схемы задающие управляющие последовательности сигналов. Основой построения счетчиков являются счетные триггера.
Основными параметрами счетчика являются:
1. К – коэффициент пересчета, определяющий максимальное число различных внутренних состояний, которые он принимает в процессе подсчета входных сигналов. К – это максимальное число импульсов, которое счетчик способен подсчитать.
2. 
- время регистрации – интервал времени между моментом поступления входного сигнала и окончанием самого длинного переходного процесса установления кода на выходе.
3. 
- разрешающая способность – минимальный доступный период следования входных сигналов, при котором счетчик работает без сбоев.
Время регистрации определяется типом используемых триггеров и организацией межразрядных связей. Разрешающая способность зависит от динамических свойств триггера в младшем разряде счетчика.
Счетчики можно классифицировать по функциональному признаку и по способу записи информации
По функциональному признаку счетчики делятся на двоичные, не кратные 
, простые, реверсивные, прямого счета, обратного счета.
По способу записи информации счетчики делятся на асинхронные, синхронные, с последовательным переносом, с параллельным переносом. Простейшим счетчиком является двоичный счетчик построенный на асинхронных Т-триггерах, показан на рисунке 3.1. Двоичный n-разрядный счетчик содержит n Т-триггеров. Время регистрации такого счетчика равно nt, где t – время переключения триггера.
Рисунок 3.1 – Двоичный счетчик на Т- триггере
Для превращения суммирующего счетчика в счетчик обратного счета, нужно вместо прямых выходов триггеров использовать инверсные. Реверсивный счетчик можно построить, если выходы предыдущего триггера подключать к входу последующего через управляемый мультиплексор 2 в 1, который по управляющему сигналу соединяет триггеры прямыми выходами для сложения инверсными для вычитания, показано на рисунке 3.2.
Рисунок 3. 2 – Реверсивный счетчик
Быстродействие счетчика можно увеличить за счет сквозного переноса 
, где 
- перенос в i- разряд счетчика, показано на рисунке 3.3.
Рисунок 3.3 – Счетчик со сквозным переносом
В этом случае время регистрации равно 
, где 
- задержка переключения логического элемента И. Наибольшим быстродействием обладают счетчики с параллельным переносом сигнала. В таких счетчиках импульсы на входы регистров формируются одновременно, начиная со второго, что показано на рисунке 3.4.
Рисунок 3.4 – Счетчик с параллельным переносом
В интегральном исполнении выпускается достаточная номенклатура счетчиков с различными характеристиками и функциональными возможностями. Часто в качестве дополнительной функции применяется предварительная установка начального значения счетчика. Не всегда счет надо осуществлять с нулевого значения. Кроме этого для расширения функциональных возможностей в счетчиках интегрального исполнения включается возможность реверсивности счета. В качестве примера на рисунке 3.5 показан счетчик К555ИЕ7.
Рисунок 3.5 – Счетчик в интегральном исполнении серии К555ИЕ7
Входы D1, D12. D4, D8 – входы предварительной установки значения счетчика, работают при активном инверсном сигнале С. Вход R0 – вход предварительной установки счетчика в ноль. Входы -1 и +1 – входы счета импульсов в обратном и прямом направлении. Выходы 1,2,4,8. – определяют текущее значение счета. Выходы15 и 0 – значение переноса при прямом и обратном счете. Диаграмма работы такого счетчика показана на рисунке 3.6.
Рисунок 3.6 – Диаграмма работы счетчика К555ИЕ7
При использовании счетчиков интегрального исполнения часто решается задача построения счетчиков с разным коэффициентом пересчета. Если необходимо реализовать счетчик с коэффициентом пересчета меньшим, чем обеспечивает счетчик, то на выходе счетчика устанавливается комбинационная схема, входы которой реагируют на заданный коэффициент, а выход соединен с входом обнуления счетчика. Если коэффициент счета больше чем обеспечивает интегральная схема, то задача решается путем увеличения разрядности счетчика, например как показано на рисунке 3.7.
Рисунок 3.7 - Пример увеличения разрядности счетчика
В микросхемах счетчиков часто применяются дополнительные входы условий разрешения работы входов, как и во всех микросхемах функциональных устройств.
Задание на лабораторную работу
| № п\п | Задание | База для решения |
| 1. | Разработать счетчик с последовательным переносом, кода Грея, с коэффициентом пересчета 10. Выходы счетчика с открытым коллектором. | К55ТМ9 |
| 2. | Разработать счетчик с параллельным переносом, код Грея, коэффициент пересчета 11. Выходы счетчика с тремя состояниями. | Выбрать самостоятельно из микросхем МОП технологии. |
| 3. | Разработать счетчик с, двоичного кода, коэффициент пересчета 77, счетчик должен иметь функцию обнуления (сброса), схему разрешения счета (пуск). | К555ИЕ2 |
| 4. | Разработать реверсивный счетчик, коэффициент пересчета 60, Обеспечить функции управления: сброс, пуск, останов. Фиксация состояний счетчика при достижении К=10.20,30,40,50.60 в выходном регистре. | Выбрать самостоятельно при условии использования минимального количества корпусов микросхем. |
| 5. | Разработать счетчик двоичного кода, коэффициент пересчета 20, предусмотреть возможность переключения счетчика на коэффициент пересчета 7,10,13,18. Обеспечить режим принудительного обнуления (сброса). | К555ИЕ2 |
| 6. | Разработать таймер, считающий секунды, минуты, часы, количество дней в месяце. | Выбрать самостоятельно. Критерии выбора обосновать. |
| 7. | Разработать реверсивный счетчик, с коэффициентом пересчета 33, с возможностью предварительной записи начального состояния и режимом принудительного обнуления (сброса). | Выбрать самостоятельно из микросхем технологии ТТЛ. |
| 8. | Разработать реверсивный двоично десятичный счетчик, с коэффициентом пересчета 100. | К555ИЕ6 |
| 9. | Разработать счетчик обратного отсчета секунд, начальное состояние 60 секунд. Предусмотреть возможность принудительного останова счета. | Выбрать самостоятельно. Критерии выбора обосновать. |
| 10. | Разработать программируемый таймер с максимальным коэффициентом пересчета 100, предусмотреть возможность установки произвольного коэффициента пересчета с помощью последовательного регистра. | Выбрать самостоятельно. Критерии выбора обосновать |
| 11. | Разработать сторожевой таймер на базе счетчика с коэффициентом пересчета 50. На счете 50 устройство должно вырабатывать сигнал «Reset». Таймер должен иметь вход «сброса счета», чтобы сигнал «Reset» не вырабатывался. | К55ИЕ10 |
| 12. | Кольцевой синхронный реверсивный счетчик с коэффициентом пересчета 35.. | Выбрать самостоятельно. Критерии выбора обосновать |
| 13. | Разработайте счетчик счета каждого десятого периода тактового сигнала. Коэффициент счета 50. | Выбрать самостоятельно. Критерии выбора обосновать |
Содержание отчета
1. Функциональная схема устройства.
2. Принципиальная схема устройства в заданном элементном базисе. Если элементный базис не задан, обосновать выбор и критерии выбора.
3. Проверить выбранную интегральную базу на совместимость.
4. Таблица истинности, временная диаграмма или иная информация необходимая для пояснения работы схемы.
5. Для подготовки функциональных и принципиальных схем использовать программу MicroCap8 и Microsoft Visio.
Контрольные вопросы
1. Какой способ организации счетчика позволяет достичь максимального быстродействия. Объясните на примере.
2. Какой способ организации счетчика позволяет создавать схемы с минимальной потребляемой мощностью.
3. Чем отличаются синхронные и асинхронные счетчики.
4. Как организуется схема кольцевого счетчика.
5. В чем заключается принцип параллельного переноса в счетчиках.
6. Приведите классификацию счетчиков.
7. Объясните, зачем применяется предварительная очистка или установка текущего значения в счетчиках.
Лабораторная работа № 4
Способы организации статической памяти и использование
интегральных схем для их реализации
Цель работы:
Изучение способов организации статической памяти. Изучение интегральных схем памяти: параметров; управляющих сигналов; правил подключения; способов расширения разрядности; временных диаграмм работы. Приобретение навыков разработки принципиальных схем с использованием микросхем памяти при заданной схеме организации памяти.
Теоретическая часть
В схемотехнике цифровых устройств элементы полупроводниковой памяти являются важнейшими элементами, которые постоянно совершенствуются по технологии, схемотехнике, способам организации. В настоящее время известны сотни различных типов интегральных схем памяти.
Важнейшие параметры элементов памяти находятся в противоречии. Информационная емкость не сочетается с высоким быстродействием. Быстродействие находится в противоречии со стоимостью. Поэтому системам памяти свойственна многоступенчатая иерархическая структура, на каждом уровне которой применяется определенный способ организации. В иерархии памяти можно выделить следующие виды памяти:
- регистровая память, находящаяся в процессоре;
- кэш-память, как промежуточная память между оперативной и регистровой, она недоступна для пользователя;
- оперативная память – основная память для хранения исполняемого кода программы и данных. Является на сегодняшний день самой медленной, но это динамическая память;
- специализированные виды памяти – многопортовые, ассоциативные, видеопамять, FIFO, LIFO, круговые буферы.
Параметры элементов памяти
- Информационная емкость – максимально возможный объем хранимой информации в битах или словах.
- Разрядность – разрядность хранимых слов.
- Организация памяти – произведение числа слов на их разрядность.
- Быстродействие – оценивается длительностью цикла считывания, записи.
- Время считывания – интервал времени между моментом установки сигнала чтения и появлением слова на выходе памяти.
- Время записи – интервал времени между моментом установки сигнала записи и адреса и моментом фиксации ячеек памяти заданного состояния;
- Цикл чтения или записи – минимально допустимый интервал времени между повторными операциями чтения и записи.
- Производительность – способность записать или прочитать определенное количество слов или бит в секунду.
Перечисленные параметры являются эксплуатационными, но существуют еще режимные параметры, обеспечение которых необходимо для нормального функционирования памяти, так как появление входных сигналов должно быть обеспечено по определенной временной диаграмме. Для этих сигналов важна длительность и ограничение по взаимному положению во времени. Для примера рассмотрим простейшую микросхему К589РУ01 – статическая память на 64 бита,16 слов на 4 разряда. На рисунке 4.1 показано условное обозначение микросхемы и таблица назначения выводов, а на рисунке 4.2 представлена временная диаграмма работы данной микросхемы в режимах: хранение; считывание; запись; считывание; хранение; считывание.
Рисунок 4.1 – Функциональное изображение микросхемы памяти
Временная диаграмма иллюстрирует режимные параметры при выполнении микросхемой конкретных операций – хранения, считывания, записи.
Рисунок 4.2 – Временная диаграмма режимов работы К589РУ01
В предлагаемой работе будет рассмотрены специальные типы организации памяти на базе микросхем статической памяти, а также задача построения статической памяти заданной емкости. Статическая память, основой построения которой является триггер, это самый быстродействующий вид памяти. На основе статической памяти разрабатывают специализированные устройства, которые называют буферами памяти FIFO (первый пришел - первый вышел), LIFO (последний пришел - первый вышел) – стековая память, кэш-память.
Буфер FIFO
Память, называемая буфером FIFO, предназначена для хранения очередей данных с порядком выборки слов, таким же, что и порядок их записи. Основное назначение согласование работы устройств, работающих с разной скоростью. Моменты записи слова в буфер и считывания из него задаются внешними сигналами управления, не зависящими друг от друга. Это значит, что запись и считывание из устройства можно производить с разной скоростью или частотой. Пример структурной схемы буфера FIFO показан на рисунке 4.3.
Рисунок 4.3 – Структурная схема буфера FIFO
Основными элементами схемы являются двухпортовая память и схема логики управления режимами: чтением (RD); записью (WR), – на счетчиках CTR1, CTR2 и RS триггере. Перед началом работы оба счетчика адресов CTR1 и CTR2 сбрасываются. При записи адреса увеличиваются на единицу при каждом обращении. То же происходит при чтении слов, так что адрес чтения всегда пытается догнать адрес записи. Если адреса сравняются при записи, то буфер полон. Если адреса сравняются при чтении, то буфер пуст. Соответственно сигнал буфер пуст прекращает процедуру чтения, а сигнал буфер полон, прекращает процедуру записи. Если сигналы управления чтением RD и записью WR подавать на входы схемы с разной частотой, то устройство будет работать с разным темпом входа и выхода данных. Буфера FIFO выпускаются корпорацией IDT в виде микросхем, например IDT7201. Для разработки схем FIFO характерны задачи по наращиванию разрядности (рисунок 4.4) и задачи по увеличению информационной емкости (рисунок 4.5). Особенностью схем FIFO является отсутствие внешних шин для задания адреса данных.
Рисунок 4.4 – Пример наращивания разрядности схемы FIFO
Буфер LIFO
Буфер LIFO – это устройство, предназначенное для хранения очереди данных с порядком считывания обратным порядку записи. По-другому она называется стековой памятью и применяется для временного хранения текущих состояний регистров компьютера при обработке прерываний. Пример, структурной схемы, буфера LIFO
показан на рисунке 4.6. Для управления стековой памятью применяется один реверсивный счетчик. Соответственно сигнал буфер полон, вырабатывается, если на выходе счетчика будут все выходы в состоянии единицы. Сигнал буфер пустой вырабатывается схемой, если все выходы счетчика будут находиться в состоянии нуля.
Рисунок 4.5 – Пример увеличения информационной емкости схемы FIFO
Данные сигналы разрешают или запрещают работу схемы на запись или чтение данных. Адреса слов при обращении к стеку формируются в реверсивном счетчике. При записи адрес увеличивается, а при чтении уменьшается на единицу. Чтение будет производится по адресу, который находится в счетчике, а запись по соседнему большему. Состояние счетчика указывает вершину стека.
При создании битового стека можно использовать схемы реверсивных регистров.
Рисунок 4.6 – Структурная схема буфера LIFO
Банковая организация и расслоение памяти
Одним из способов повышения быстродействия работы памяти является банковая или блочная ее организация. Рассмотрим пример блочной памяти на 512 слов (два в девятой степени), построенной из четырех банков по 128 слов в каждом. Типовая структура памяти, организованной в соответствии с блочной структурой показана на рисунке 4.7. Адресное пространство памяти разбито на группы последовательных адресов и каждая такая группа обеспечивается отдельным банком памяти. Для обращения к памяти используется 9-разрядный адрес, семь младших разрядов которого (А6-А0) поступают параллельно на все банки памяти и выбирают в каждом из них одну ячейку. Два старших бита адреса (а8, А7) содержат номер банка. Выбор банка обеспечивается дешифратором номера банка, либо мультиплексированием информации.
Рисунок 4.7 – Блочная структура памяти
Помимо податливости к наращиванию емкости, блочное построение памяти обладает возможностью сократить время доступа к памяти. Это возможно благодаря потенциальному параллелизму, присущему блочной организации. Большей скорости доступа можно достичь за счет одновременного доступа ко всем банкам памяти. Это называется расслоением памяти. В основе расслоения памяти лежит изменение системы распределения адресов между банками памяти.
Чередование адресов основан на свойстве локальности по обращению, согласно которому последовательный доступ в память обычно производится к ячейкам имеющим смежные адреса. Например, если в данный момент времени выполняется обращение к ячейке с адресом 5, то следующее обращение, вероятнее всего будет к ячейке с адресом 6.
Чередование адресов обеспечивается за счет циклического разбиения адреса. В нашем примере на рисунке 8 для выбора банка используются младшие разряды (А1, А0), а для выбора ячейки в банке – старшие разряды (А8 - А2).
Поскольку в каждом такте на шине адреса может присутствовать адрес только одной ячейки, параллельное обращение к банкам невозможно, однако оно может быть организовано со сдвигом на один такт. Адрес ячейки запоминается в индивидуальном регистре адреса, и дальнейшие операции по доступу к ячейке в каждом банке протекают независимо. При большом количестве банков среднее время доступа сокращается в N раз, где N – количество банков. При этом должно соблюдаться условие - ячейки, к которым производится обращение, должны относиться к разным банкам. Если запросы к одному и тому же банку следуют друг за другом, каждый следующий запрос должен ожидать завершения обслуживания предыдущего.
Рисунок 4.8 – Банковая структура памяти с использованием принципа
расслоения
Увеличение разрядности памяти
Одним из способов увеличения емкости памяти является увеличение разрядности памяти. Это возможно если разрядность микросхемы памяти меньше разрядности обрабатываемых слов или шины данных компьютера. Увеличение разрядности памяти реализуется за счет объединения адресных входов используемых однотипных микросхем. Такое устройство называют часто модулем памяти. А несколько модулей называют банком памяти. Пример увеличения разрядности показан на рисунке 4.9. При использовании многопортовой памяти IDT7201 схема увеличения разрядности выглядит, как показано на рисунке 10.
Рисунок 4.9 – Пример увеличения разрядности памяти
Рисунок 4.10 – Пример увеличения разрядности многопортовой памяти на микросхемах IDT7201
Задание на лабораторную работу
| № п\п | Задание | База для решения | Дополнительно |
| 1. | .Разработать статическую память 256 слов на 32 р. = 8192 бит. | К185РУ7 | Указать последовательность установки сигналов в режиме хранения, записи и чтения |
| 2. | ..Разработать статическую память 1024 на 16 р. = 16384 бит. | Выбрать самостоятельно из микросхем МОП технологии. | Указать последовательность установки сигналов в режиме хранения, записи и чтения |
| 3. | Разработать статическую память 900 слов на16 разрядов = 14400 бит | К1500РУ474 | Указать последовательность установки сигналов в режиме хранения, записи и чтения |
| 4. | Разработать статическую память 16384 слова на 3 разряда | КР1500РУ480А | Указать последовательность установки сигналов в режиме хранения, записи и чтения |
| 5. | Разработать четырех банковую статическую битовую память, с дешифрацией номера банка и мультиплексором вывода данных | К537РУ4А | Указать последовательность установки сигналов в режиме хранения, записи и чтения |
| 6. | .Разработать статическую память 1024 слова на 5 разрядов = 5120 бит | Выбрать самостоятельно. Критерии выбора – максимальное быстродействие. | Указать последовательность установки сигналов в режиме хранения, записи и чтения |
| 7. | Разработать трех банковую, четырех битовую память, с дешифратором номера банка и четырех разрядным мультиплексором вывода данных | К185РУ7. | Указать последовательность установки сигналов в режиме хранения, записи и чтения |
| 8. | Разработать статическую память 65536 слов на 4 разряда =262144 бит | К132РУ10А | Указать последовательность установки сигналов в режиме хранения, записи и чтения |
| 9. | Разработать статическую память 1024 слова на 64 разряда | К1809РУ1. | Указать последовательность установки сигналов в режиме хранения, записи и чтения |
| 10. | Разработать статическую память 2048 слов на 15 разрядов | КР537РУ10 | Указать последовательность установки сигналов в режиме хранения, записи и чтения |
| 11. | Разработать буфер LIFO емкостью 256 на 4 бита. | КМ185РУ7 | Указать последовательность установки сигналов в режиме хранения, записи и чтения |
| 12. | Разработать буфер LIFO емкостью 256 на 16 разрядов | К1809РУ1Б | Указать последовательность установки сигналов в режиме хранения, записи и чтения |
| 13. | Разработать буфер FIFO емкостью 16 слов на 4 разряда | Выбрать самостоятельно. Критерии выбора обосновать | Указать последовательность установки сигналов в режиме хранения, записи и чтения |
| 14. | Разработать схему управления буфером FIFO емкостью 64 слова на 8 разрядов. | Выбрать самостоятельно. Критерии выбора обосновать | Указать последовательность установки сигналов в режиме хранения, записи и чтения |
Содержание отчета
1. Функциональная схема устройства.
2. Принципиальная схема устройства в заданном элементном базисе. Если элементный базис не задан, обосновать выбор и критерии выбора.
3. Проверить выбранную интегральную базу на совместимость.
4. Таблица истинности, временная диаграмма или иная информация необходимая для пояснения работы схемы.
5. Для подготовки функциональных и принципиальных схем использовать программу MicroCap8 и Microsoft Visio.
Лабораторная работа №5
Параллельный программируемый интерфейс и организация
портов в микроконтроллерах ATMEL
Цель работы: изучение работы микросхемы параллельного интерфейса, задания режимов работы и разработка схемных решений подключения внешних устройств через схему параллельного интерфейса. Организация параллельных портов в микропроцессорах Atmel и подключение внешних устройств к портам микропроцессора.
Теоретическая часть
Микросхема 8255 фирмы Intel представляет собой микросхему программируемого интерфейса, в котором реализовано три программируемых порта ввода вывода. На рисунке 5.1 показана структурная схема данной микросхемы.
Она содержит управляющий регистр и три 8-разрядных порта ввода вывода, имеющие обозначения А, В и С. Порт С представляет собой два отдельных программируемых порта: С - верхний (РС4-РС7) и С - нижний (РС0-РС3). На рисунке 5.2 приведена информация, поясняющая особенности работы микросхемы. Микросхема переводится в активное состояние, когда активен сигнал выбора чипа (CS). Сигналами А0 и А1 выбирается один из трех портов для организации передачи данных. При включении питания системы сигнал RESET переводит все 24 вывода, связанных с тремя портами, в третье состояние. Микросхема останется в этом состоянии до тех пор, пока прикладная программа не запишет в управляющий регистр по адресу 303Н слово, определяющее режим работы. Существует три режима работы:
1. Режим 0: ввод-вывод общего типа.
2. Режим 1: стробируемый ввод вывод.
3. Режим 2: двухсторонняя шина данных.
Рисунок 5.1 – Структурная схема микросхема 8255
Выбор режима 0 предоставляет в распоряжение системы два 8-разрядных порта (А и В) и два 4-разрядных порта (С - верхний и С - нижний). Каждый порт можно запрограммировать на работу в качестве входного или выходного порта. Выходы портов буферизуются. В этом режиме возможно задание 16 различных конфигураций ввода вывода.
Рисунок 5.2 – Режимы работы микросхема 8255
Режим 1 предоставляет системе два 8-разрядных порта: А и В. В этом случае входы и выходы буферизуются. Два 4-разрядных порта (С- нижний и С – верхний) используются как линии квитирования установления связи портов А и В, и они уже не могут использоваться в качестве портов обмена данными. При вводе данных в режиме 1 линии РС3, РС4 и РС5 используются в качестве линий квитирования установления связи для порта А. Линии РС0, РС1 и РС2 играют ту же роль для порта В. Линии РС6 и РС7 можно запрограммировать на работу в качестве входных и выходных линий порта. В этом режиме устройство ввода, как правило, направляет 8-разрядное слово данных на линии РА0-РА7 (или РВ0-РВ7), а затем выдает стробирующий сигнал с активным низким уровнем STB на линию РС4 (в случае обмена с портами А) или на линию РС2 (при обмене с портом В). Подача такого строба обеспечивает загрузку слова данных во входной буферный регистр. В результате этого генерируется сигнал (с активным высоким уровнем) заполнения буфера – IBF, который выдается на линию РС5 для активизации порта А и на линию РС1 для активизации порта В Процессор считывает информацию с порта С и одновременно проверяет сигнал IBF, чтобы определить, достоверны ли данные имеющиеся на линиях выбранного рабочего порта. Если сигнал IBF представляет логическую единицу, то процессор считывает данные с порта А или В, а сам строб IDF сбрасывается фронтом сигнала RD.
При выводе данных в режиме 1 линии РС7, РС6 и РС3 служат в качестве линий квитирования установления связи для порта А. Линии РС0, РС1 и РС2 играют ту же роль для порта В. Линии РС4 и РС5 можно запрограммировать на работу в качестве входных или выходных линий порта. Процессор записывает данные в порт А или В и устанавливает флаг «буфер ввода заполнен» - OBF (РС7 для порта А или РС1 для порта В) – в состояние с активным низким уровнем для индикации выполнения этой операции. Устройство вывода контролирует состояние OBF, чтобы определить, когда появятся выводимые данные. Оно подтверждает прием данных путем выдачи сигнала подтверждения ACK (линии РС6 для порта А или РС2 для порта В), который имеет низкий активный уровень и подтверждает прием данных, сбрасывая флаг «буфер вывода заполнен».
Выбор режима 2 предоставляет в распоряжение системы одну 8-разрядную шину для двусторонней передачи через порт А. Пять одноразрядных линий порта С становятся для порта А линиями состояния и управления. То есть порт А приобретает средства квитирования установления связи, аналогичные тем которые предусмотрены в режиме 1.
При работе в режимах 1 и 2, управляющие сигналы микросхемы, выдаваемые с порта С могут использоваться в качестве входных сигналов запроса на прерывание, направляемых процессору. На рисунке 3 показаны варианты задания режима в управляющем регистре программируемого периферийного интерфейса 8255.
Рисунок 5.3 – Варианты задания режима работы
Пример схемного применения микросхемы приведен на рисунке 5.4. В этом примере микросхема используется для считывания информации с переключателей и возбуждения светодиодных индикаторов. Схема проста, но дает общее представление о выборе конфигурации портов. В примере порт А подсоединен к 8-разрядному переключателю, а порт С - нижний через формирователь 74LS04 – к 4- разрядному светодиодному индикатору. Формирователь необходим для подачи на светодиоды тока необходимой величины. Для управления состоянием светодиодов программа считывает комбинацию битов установленную на переключателе. Выводы РА0-РА3 определяют комбинацию, которая должна воспроизводится светодиодами, а выводы РА4 - РА7 – число, соответствующее количеству периодов «включено-выключено», чем определяется частота мигания светодиодов. Схема подключения микросхемы к процессору показана на рисунке 5.5. Пример программы на Ассемблере для считывания состояний переключателей и возбуждения светодиодов в схеме приведен в приложении 1.
Рисунок 5.4 – Пример применения микросхемы 8255
