Типовые комбинационные схемы

Дешифраторы. В узком смысле слова дешифратор – это устройство, на вход которого поступает n -разрядное двоичное число, а выходной сигнал формируется по принципу "1 из 2 ⁿ ": только одна входная кодовая комбинация из возможных 2 ⁿ вызывает появление единицы на выходе. Простейшие дешифраторы строятся на базе логических схем И. Любой n -входовой логический элемент И является дешифратором кода 11…1 (n единиц). Для дешифрации любой другой кодовой комбинации необходимо установить инверторы для входных переменных, принимающих значение 0.

Полный дешифратор имеет 2 ⁿ выходов и дешифрует все возможные кодовые комбинации. Тип дешифратора обычно указывают с помощью обозначения n – 2 ⁿ. На рис. 4.9 приведена схема полного дешифратора 3 – 8. Индексы в обозначениях выходных сигналов соответствуют десятичному эквиваленту входной кодовой комбинации.

Дешифраторы входят в состав всех развитых серий цифровых ИМС. Микросхемы дешифраторов являются полными. На рис. 4.10 приведено условное графическое обозначение дешифратора 3 – 8. В основном поле прямоугольника функция дешифрации обозначается DC (decoder). Входы дешифратора часто называют адресными, так как двоичное число, подаваемое на входы, обозначает адрес (номер выхода), на котором появится сигнал. Входы принято обозначать в соответствии с весами двоичных разрядов: 1, 2, 4, 8, … Дешифраторы часто имеют разрешающий вход Е (enable). При E = 1 дешифрация разрешена. При E = 0 на всех выходах устанавливается одно и то же состояние (0 или 1), не зависящее от входного кода. Промышленность выпускает большое число разновидностей дешифраторов: с различным числом входов, с инверсными выходами, с несколькими логически связанными разрешающими входами, с открытым коллектором, с двумя независимыми дешифраторами в одном корпусе и т.д.

В широком смысле слова дешифратором называют преобразователь входного кода в выходной по заданному закону. При таком понимании практически стирается различие между терминами "дешифратор" и "комбинационная схема". Чаще всего входной код имеет меньшее число разрядов, чем выходной, и между входным и выходным кодами имеется взаимно-однозначное соответствие. Некоторые широко применяемые преобразователи кодов традиционно принято называть дешифраторами. Таковы, например, дешифраторы двоично-десятичного кода в семисегментный.

Семисегментные светодиодные индикаторы (рис. 4.11, а) широко применяются для отображения цифровой информации. Кроме того, дешифраторы, применяемые в микропроцессорных системах, преобразуют входной четырехразрядный двоичный код в сигналы отображения символов шестнадцатеричного кода; в этом случае кодовые комбинации 1010 – 1111 отображаются на индикаторе символами A – F (рис. 4.11. б). Таблица истинности дешифратора двоично-десятичного кода цифры в код семисегментного индикатора, приведенная в табл. 4.8, составлена в предположении, что сегмент зажигается, когда на выходе дешифратора сигнал логической единицы.

Семисегментные дешифраторы ТТЛ-серий (например, К555ИД18), обычно используются для управления светодиодными индикаторами типа АЛС324, АЛС333 – АЛС335. Подобные индикаторы выпускаются как с общим катодом, так и с общим анодом; в последнем случае дешифратор должен быть с инверсными выходами, так как сегмент зажигается, когда на выходе дешифратора логический ноль.

Таблица 4.8
Цифра	Входы	Выходы
				a	b	c	d	e	f	g

Разработана специальная ТТЛ-серия КР514 для управления светодиодными индикаторами с общим катодом (рис. 4.11, в) и с общим анодом (рис. 4.11, г).

Преобразователи двоично-десятичного кода в семисегментный, выполненные по КМОП-технологии, предназначены в основном для управления жидкокристаллическими индикаторами. На рис. 4.12 показано подключение жидкокристаллического индикатора к КМОП-микросхеме 564ИД4. На вход S микросхемы подаются импульсы с частотой 30 – 200 Гц, этот сигнал проходит без инверсии на выход Р. При подаче на входы двоичного кода на выходах, соответствующих сегментам, которые надо индицировать, напряжение начинает меняться в противофазе с напряжением на выходе Р, и эти сегменты становятся темными. На тех же выходах, которые соответствуют неиндицируемым сегментам, напряжение меняется синфазно с напряжением на выходе Р, и сегменты неотличимы от фона. При подаче на входы кодов чисел от 0 до 9 на индикаторе формируется изображение соответствующих цифр, для кодов от 10 до 13 индицируются буквы “Н”, “Р”, “А”, для кода 14 – знак "минус", при подаче кода 15 происходит гашение индикатора.

Шифраторы выполняют функции, обратные дешифрации. Они могут использоваться, например, для преобразования в код номера нажатой клавиши или для определения номера устройства, подавшего заявку на обслуживание. При подаче сигнала на i -й вход шифратора на его выходах формируется двоичный код числа i.

На рис. 4.13 изображена схема шифратора 8 – 3, в котором активным входным сигналом является логическая единица. При использовании в качестве активного входного сигнала логического нуля элементы ИЛИ должны быть заменены на элементы И-НЕ.

В шифраторе по рис. 4.13 допускается подача входного сигнала только на один из входов. Одновременная подача нескольких сигналов приведет к ошибкам. Поэтому в состав серий цифровых микросхем входят приоритетные шифраторы, у которых выходной код соответствует старшему номеру из всех поданных входных сигналов. Примерами интегральных схем шифраторов являются К555ИВ1 (приоритетный шифратор 8 – 3) и К555ИВ3 (приоритетный шифратор 10 – 4).

Мультиплексоры выполняют задачу коммутации одного из входных логических сигналов на выход. Номер коммутируемого входа задается подачей кода на управляющие (адресные) входы. Таким образом, мультиплексор имеет n адресных входов, 2 ⁿ информационных входов и один выход. Так как мультиплексор выбирает (селектирует) определенный канал, его иногда называют селектор-мультиплексор.

Простейший двухканальный мультиплексор показан на рис. 4.14, а. В общем случае структура мультиплексора (рис. 4.14, б) включает дешифратор и коммутаторы, условно показанные в виде ключей. Коммутаторы могут быть выполнены, как и на рис. 4.14, а, с помощью логических элементов И и ИЛИ.

Развитые серии цифровых микросхем содержат большое количество мульти­плексоров, отличающихся числом входов, наличием входов разрешения, инверсных выходов и третьего состояния. В основном поле условного графического обозначения мультиплексора указывается его функция: MS или MUX. Входы разрешения Е (enable) позволяют наращивать число каналов. На рис. 4.15 показано объединение двух четырехканальных мультиплексоров в одну восьмиканальную схему. Если мультиплексоры имеют Z-состояние, их выходы можно объединять без использования логических элементов, с помощью монтажного ИЛИ.

Некоторые микросхемы мультиплексоров являются многоразрядными, т. е. имеют несколько выходов. По сути, такие микросхемы содержат несколько мультиплексоров с общими адресными входами. Типичными примерами являются КР1533КП11А (четырехразрядный мультиплексор 2 – 1) и КР1533КП12 (двухразрядный мультиплексор 4 – 1).

Мультиплексоры, выполненные по КМОП-технологии, отличаются тем, что их ключи (см. рис. 4.14, б) являются двунаправленными, так как выполняются по схеме рис. 3.10, а. Каждый из выводов ключа может являться и входом, и выходом. Такие мультиплексоры могут использоваться в качестве демультиплексоров – коммутаторов входа на один из выходов, определяемый адресным кодом. Функция демульти­плексора обозначается в основном поле как DMX. Особенностью КМОП-мультиплексоров является возможность коммутировать не только логические, но и аналоговые сигналы, а наличие вывода для подачи отрицательного напряжения питания позволяет коммутировать сигналы отрицательной полярности.

Мультиплексоры могут применяться не только по прямому назначению – для коммутации потоков данных, но и для решения нестандартных задач. В частности, на базе мультиплексора с n адресными входами можно реализовать произвольную функцию алгебры логики от n переменных; при этом достаточно задать функцию в виде таблицы истинности, и не возникает необходимости в минимизации. На рис. 4.16, а приведен пример реализации мажоритарной ячейки (см. табл. 4.4). Подключение информационных входов явно следует из таблицы истинности. Возможна также реализация этой (как и любой другой) функции с помощью более простого мультиплексора с числом адресных входов, на единицу меньшим числа переменных (рис. 4.16, б). В этом случае вопрос о подключении информационных входов решается следующим образом. Анализируются все наборы значений переменных, поданных на адресные входы (в нашем примере x ₁ и x ₂). Каждый набор встречается в таблице истинности дважды. Соответствующие этому два значения выходной переменной могут принимать значения либо 0, либо 1, либо x ₃, либо . Тем самым определяется
сигнал, подаваемый на соответствующийнабору x ₂ x ₁ информационный вход.

Сумматоры предназначены для сложения двоичных чисел. Простейшей задачей является сложение двух одноразрядных чисел а и b. Для составления схемы сумматора необходимо рассмотреть все сочетания входных переменных:

0 + 0 = 0; 0 + 1 = 1; 1 + 0 = 1; 1 + 1 = 10.

При сложении двух единиц происходит перенос единицы в следующий (старший) разряд. Следовательно, такой сумматор должен иметь два выхода: один - для формирования результата сложения s в данном разряде, другой – для формирования сигнала переноса р _вых. Из таблицы истинности сумматора (табл. 4.9) очевидно, что схема должна воспроизводить логические функции:

Таблица 4.9
a	b	s	р вых

Схема, реализующая указанные функции, называется полусумматором, так как она не воспринимает сигнала переноса, который может возникнуть в предыдущем (младшем) разряде. Чтобы складывать многоразрядные двоичные числа, в каждом разряде необходимо суммировать три числа: два операнда а и b и входной сигнал переноса р _вх. Такая схема одноразрядного сложения называется полным сумматором. Его таблица истинности приведена в табл. 4.10. Полный сумматор может быть выполнен соединением двух полусумматоров и элемента ИЛИ (рис. 4.17).

Таблица 4.10
р вх	a	b	s	р вых

 

Для сложения многоразрядных чисел используют цепочку сумматоров, у которых выходная цепь переноса предыдущего каскада соединена с входной цепью переноса последующего каскада (последовательный перенос). Таким способом можно неограниченно наращивать разрядность. Выпускаются четырехразрядные сумматоры с последовательным переносом в интегральном исполнении (например, К555ИМ7). Быстродействие такого сумматора низкое, поскольку определяется временем распространения сигнала переноса через все каскады. Более высоким быстродействием обладают сумматоры с параллельным переносом (К555ИМ6), в которых имеется схема ускоренного переноса, вычисляющая сигналы переноса непосредственно по значениям входных переменных.

Схемы контроля четности используются для обнаружения однократных ошибок при передаче данных по линиям связи. Принцип контроля заключается в том, что для передачи используются кодовые комбинации, содержащие только четное число единиц. Любая однократная ошибка заключается в замене 0 на 1 или 1 на 0, при этом четность нарушается.

На передающей стороне к n -разрядному слову добавляется контрольный разряд, который равен 1, если число единиц в исходном слове нечетное, и 0 в противном случае. Нетрудно убедиться, что необходимое значение контрольного разряда удовлетворяет выражению

На приемной стороне формируется функция

.

Результат j = 0 означает, что принятое слово не искажено. Видно по приведенным выражениям, что одна и та же схема контроля четности может использоваться как для генерации контрольного разряда, так и для проверки принятого слова.

Реализация схем контроля четности возможна с использованием отдельных логических элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Однако удобнее использовать специализированные микросхемы, входящие в состав наиболее распространенных серий. Примером могут служить девятиразрядные схемы контроля четности КР1533ИП5 и 564ИП6, а также двенадцатиразрядная схема К561СА1.

Схемы сравнения (компараторы) выполняют операцию сравнения двух
n -разрядных чисел: A = (a_{n -1}… a ₁ a ₀) и B = (b_{n -1}… b ₁ b ₀). Результатом сравнения является обнаружение одного их трех возможных состояний: А > В, А = В или А < В. Наиболее простой является схема формирования признака А = В (рис. 4.18, а).

Для формирования двух других признаков необходимо в каждом i -м разряде дешифровать сочетания a_i = 0, b_i = 1 и a_i = 1, b_i = 0 (рис. 4.18, б). Чтобы сравнить многоразрядные числа в целом, необходимо начать сравнение со старших разрядов. Если их значения различны, то это и определяет результат сравнения. Если же значения равны, необходимо сравнить следующие за ними младшие разряды и т.д. Подобные схемы выпускаются в интегральном исполнении. Например, четырехразрядные схемы сравнения КР1533СП1, К561ИП2 имеют три выхода А > В, А = В, А < В и три дополнительных входа с таким же обозначением для наращивания разрядности (рис. 4.18, в).