Обзор попытки 2

VHDL

Начало формы

Конец формы

Тест начат	Среда 13 Март 2013, 18:16
Завершен	Среда 13 Март 2013, 18:32
Прошло времени	15 мин 45 сек
Набрано баллов	3.3/4 (83%)
Оценка	4.13 от максимума 5

Question 1

Баллов: 1

Описание архитектуры устройства

architecture Y of XXX is
begin
process (C,R)
begin
if R='0' then Q <= '1';
elsif (C'event and C='1') then Q <= D;
end if;
end process;
end Y;

соответствует цифровому устройству -

Выберите один ответ.

	a. Синхронный D триггер с динамическим управлением по спаду импульса и асинхронным сбросом
	b. Синхронный D триггер с динамическим управлением по спаду импульса и синхронной установкой
	c. Синхронный D триггер с динамическим управлением по фронту импульса и синхронной установкой
	d. Синхронный D триггер с динамическим управлением по фронту импульса и синхронным сбросом
	e. Синхронный D триггер с динамическим управлением по фронту импульса и асинхронной установкой
	f. Синхронный D триггер со статическим управлением
	g. Синхронный D триггер с динамическим управлением по фронту импульса и асинхронным сбросом
	h. Асинхронный D триггер
	i. Синхронный D триггер с динамическим управлением по фронту импульса

Частично верно

Баллов за ответ: 0.3/1.

Question 2

Баллов: 1

Приведено описание архитектуры

architecture Behavioral of REG is

component DFF -- D триггер

port (D,C,R: in std_logic;

Q: out std_logic);

end component;

signal T: std_logic_vector(0 to 11);

begin

T(0)<=L;

LFSR<=T(11);

ST0: DFF port map(D=>T(0),C=>Clock,R=>reset,Q=>T(1));

JK1: for i in 1 to 10 generate

begin

ST2: DFF port map(D=>T(i),C=>Clock,R=>reset,Q=>T(i+1));

end generate;

end Behavioral;

Выберите один ответ.

	a. 11- разрядный регистр сдвига с параллельным входом и последовательным выходом
	b. 10- разрядный регистр сдвига с последовательным выходом LFSR и параллельным выходом L
	c. 11-разрядный регистр сдвига с последовательным выходом LFSR и последовательным входом L
	d. 11-разрядный регистр сдвига с последовательным выходом LFSR
	e. 10- разрядный регистр сдвига с последовательным выходом LFSR
	f. 10- разрядный параллельный регистр хранения
	g. 11-разрядный регистр сдвига с последовательным выходом L и последовательным входом LFSR
	h. 12- разрядный регистр сдвига с параллельным входом L

Верно

Баллов за ответ: 1/1.

Question 3

Баллов: 1

Архитектурное описание

architecture Behavioral of tesst is

begin

with A select

Y <= X(0) when "00",

X(1) when "01",

X(2) when "10",

X(3) when others;

end Behavioral;

соответствует -

Выберите один ответ.

	a. Мультиплексор структуры 2x1
	b. Мультиплексор структуры 1x4
	c. Мультиплексор структуры 4х1
	d. Приоритетный шифратор
	e. 2-разрядный дешифратор
	f. Мультиплексор
	g. Демультиплексор структуры 1x4
	h. 3-разрядный регистр

Верно

Баллов за ответ: 1/1.

Question 4

Баллов: 1

Архитектура

architecture Behavioral of tesst is

begin

process(A,R)

begin

if R='1' then Y<=B"0000";

elsif A='1' then Y<=X;

end if;

end process;

end Behavioral;

соответствует -

Выберите один ответ.

	a. 4-разрядный регистр с управлением по спаду тактового импульса
	b. 16-разрядный асинхронный регистр хранения
	c. 4-разрядный регистр сдвига с асинхронным сбросом
	d. 4-разрядный регистр-защелка
	e. 4-разрядный регистр сдвига с синхронным сбросом
	f. 16-разрядный синхронный регистр хранения с управлением по фронту импульса
	g. 8-разрядный регистр сдвига
	h. 4-разрядный мультиплексор

Верно

Баллов за ответ: 1/1.