Типовые узлы компьютера

Основными типовыми узлами компьютера являются:

· регистры, обеспечивающие хранение и некоторые преобразования многоразрядных кодов;

· счетчики, предназначенные для подсчета числа входных двоичных сигналов;

· дешифраторы, преобразующие входной многоразрядный код в сигнал на одном из выходов;

· сумматоры, выполняющие арифметическое суммирование двоичных кодов.

Функциональный узел компьютера, предназначенный для запоминания многоразрядных кодов и выполнения над ними некоторых логических преобразований, называется регистром. Он включает в себя отдельные триггеры, количество которых соответствует числу разрядов двоичного кода, а также вспомогательные схемы, обеспечивающие:

· установку регистра в 0;

· прием кода из другого устройства (регистра, сумматора и т.д.);

· передачу кода в другой регистр;

· сдвиг кода вправо или влево на требуемое число разрядов;

· преобразование параллельного кода в последовательный и наоборот;

· поразрядные логические операции.

Регистры обычно используются в составе процессора и других устройств для хранения системной информации и как сверхбыстрая память при обработке данных.

Функциональный узел, предназначенный для подсчета числа входных сигналов и запоминания кода этого числа соответствующими триггерами, называется счетчиком. Число разрядов счетчика определяет количество его различных устойчивых состояний, которое называется коэффициентом пересчета. В зависимости. от значения коэффициента пересчета счетчики бывают двоичные и с произвольным коэффициентом пересчета.

В n-разрядном двоичном счетчике коэффициент пересчета равен 2ⁿ, а в счетчиках с произвольным коэффициентом пересчета его значение может быть любым целым числом, не равным 2ⁿ.

По назначению счетчики делятся на суммирующие, вычитающие и реверсивные.

Суммирующий счетчик работает по принципу суммирования сигналов, поступающих на его вход. Обычно в счетчике используются двухтактные Т-триггеры. В начальный момент значения всех разрядов счетчика равно 0. При приходе первого сигнала триггер младшего разряда устанавливается в 1. После прихода следующего сигнала триггер опять устанавливается в 0, а триггер следующего разряда в 1. При заполнении всех разрядов с приходом следующего сигнала счетчик установится в исходное нулевое состояние.

В вычитающем счетчике перенос от разряда к разряду берется не с единичных, а с нулевых выходов триггеров. Можно убедиться в том, что при такой коммутации перенос образуется при переходе соответствующего триггера в состояние 1, а не 0, как это было в суммирующем счетчике, поэтому в вычитающем счетчике каждый поступающий на вход сигнал не увеличивает, а уменьшает содержимое счетчика на единицу.

Реверсивный счетчик содержит дополнительные логические схемы, управляющие переключением его либо на суммирование, либо на вычитание.

Комбинационная логическая схема, преобразующая поступающий на входы код в сигнал только на одном из ее выходов, называется дешифратором. Если количество двоичных разрядов дешифрируемого кода обозначить через n, то число выходов дешифратора должно быть 2ⁿ.

В компьютере с помощью дешифраторов осуществляется выборка необходимых ячеек запоминающих устройств, расшифровка кодов операций с выдачей соответствующих управляющих сигналов и т. д.

По принципу действия дешифраторы бывают одноступенчатыми (однокаскадными) и многоступенчатыми (многокаскадными).

Однокаскадные дешифраторы просты в исполнении, обладают достаточно высоким быстродействием, однако при большом числе входов становятся неэкономичными с точки зрения аппаратурных затрат.

Для дешифрации многоразрядных кодов обычно используются многокаскадные дешифраторы. Экономичность многокаскадных дешифраторов существенно возрастает по сравнению с одноступенчатыми схемами с увеличением числа входов.

Узел компьютера, выполняющий арифметическое суммирование кодов чисел, называется сумматором. Операция суммирования осуществляется в сумматорах поразрядно с использованием одноразрядных суммирующих схем. При этом в каждом разряде требуется выполнить сложение трех двоичных цифр (битов):

· бит данного разряда первого слагаемого;

· бит этого же разряда второго слагаемого;

· бит переноса из соседнего младшего разряда.

Иногда такое суммирование разбивают на две аналогичные операции: суммирование двух битов слагаемых и суммирование полученного результата с битом переноса из соседнего младшего разряда. Каждая из этих операций выполняется схемой, называемой полусумматором.

Сумматоры на три входа выполняют суммирование одного разряда (с запоминанием значения бита переноса), поэтому такие сумматоры называются одноразрядными.

Суммирование многоразрядных кодов осуществляется с помощью одноразрядных сумматоров. При этом в зависимости от характера ввода-вывода кодов и организации переносов многоразрядные сумматоры бывают последовательного и параллельного принципа действия.

В последовательном сумматоре сложение кодов осуществляется, начиная с младшего разряда, последовательно разряд за разрядом с помощью одного одноразрядного сумматора. Образующийся в данном разряде перенос задерживается на некоторое время и поступает на вход сумматора в момент поступления следующего разряда слагаемых. Пример сложения двух чисел в последовательном сумматоре по этапам (тактам) приведен на рисунках 2.5.16а, 2.5.16б и 2.5.16в.

Достоинством последовательного сумматора является простота аппаратурной реализации, а недостатком – достаточно большое время суммирования.

Рис. 1.2.16а. Слагаемые и такты суммирования 1-3 в последовательном сумматоре

Рис. 1.2.16б. Такты суммирования 4-6 в последовательном сумматоре

Рис. 1.2.16в. Такты суммирования 7-8 в последовательном сумматоре

В параллельном сумматоре достигается более высокое быстродействие. Суммируемые коды поступают на входы сумматора одновременно по всем разрядам. Для этого в каждом разряде используется одноразрядный сумматор, на выходах которого образуются значения суммы данного разряда и переноса в старший разряд. В процессе распространения сигнала переноса устанавливается окончательное значение суммы в каждом разряде. Очевидно, что в течение этого времени на входах сумматора присутствуют сигналы, соответствующие суммируемым кодам. Максимальное по времени суммирование получается в том случае, когда перенос, возникший в первом разряде, распространяется по всем разрядам (например, при сложении кодов 1111 и 0001). В параллельных сумматорах обычно применяются различные способы ускорения переноса (параллельный перенос, групповой и т.п.).

Пример сложения двух чисел в параллельном сумматоре по этапам (тактам) приведен на рисунках 2.5.17а и 2.5.17в. (для суммирования выбраны те же числа, что и в примере с последовательным сумматором).