Архитектура CPLD

Complex Programmable Logic Device (CPLD) – нечто среднее между PAL(ПМЛ) и FPGA. По сути – сеть ПМЛ на одном кристалле.

МПС – Матрица программируемых связей

ФБ – фейсбук функциональный блок

БВВ – блок ввода-вывода

Вики:

Основой CPLD является матрица макроячеек, в которой реализованы логические соединения вентилей или более сложные логические операции. Блоки макроячеек объединены программируемой коммутационной матрицей с последующим выходом на входы (выходы) схемы.

Общие особенности технологий:

• CPLD и FPGA:
• Большое количество доступных логических вентилей. CPLD обычно имеют от нескольких тысяч до десятков тысяч логических вентилей (для PAL это - до нескольких сотен логических вентилей. В отличие от них, количество вентилей в современных FPGA может достигать нескольких миллионов).
• CPLD и PAL:
• Энергонезависимая конфигурационная память. В отличие от большинства FPGA, для CPLD не требуется еще одна микросхема для их конфигурации, и CPLD может функционировать непосредственно после подачи на него питания (включения).
• В исходных вариантах CPLD маршрутизация ограничивала возможность подключения большинства логических блоков к их каналам ввода-вывода через внешние пины, что не позволяло оптимально использовать внутреннюю память микросхем и реализовать многоуровневую логику. Для более новых семейств больших CPLD это ограничение уже не характерно.

Серьезной проблемой CPLD является синхронизация. Из-за больших размеров разница во времени получения синхросигнала может быть весьма значительна, поэтому зачастую вводятся компенсаторные схемы.