Регистр управления SPI - SPCR - (Control Register)
Биты
|
|
$0D ($2D)
| SPIE
| SPE
| DORD
| MSTR
| CPOL
| CPHA
| SPR1
| SPR0
|
| SPCR
|
Чтение/Запись
| R/W
| R/W
| R/W
| R/W
| R/W
| R/W
| R/W
| R/W
|
|
|
Начальное состояние
|
|
|
- Bit 7 - SPIE: SPI Interrupt Enable - Разрешение прерывания SPI
Установка бита SPIE в состояние 1 приводит к установке бита SPIF регистра SPSR и, при разрешении глобального прерывания, к выполнению прерывания SPI. - Bit 6 - SPE: SPI Enable - Разрешение SPI
Установка бита SPE в состояние 1 разрешает подключение SS, MOSI, MISO и SCK к выводам PB4, PB5, PB6 и PB7. - Bit 5 - DORD: Data Order - Порядок данных
При установленном в состояние 1 бите DORD передача слова данных происходит LSB вперед. При очищенном бите DORD первым передается MSB слова данных. - Bit 4 - MSTR: Master/Slave Select - Выбор режима ведущий/ведомый
При установленном в состояние 1 бите MSTR SPI работает в ведущем режиме и при очищенном бите в ведомом режиме. Если SS сконфигурирован как вход и на него подан низкий уровень при установленном MSTR, то MSTR будет сброшен и будет установлен бит SPIF в регистре SPSR. Чтобы вновь разрешить ведущий режим SPI, пользователь должен установить MSTR. - Bit 3 - CPOL: Clock Polarity - Полярность тактового сигнала
SCK в режиме ожидания находится на высоком уровне при установленном в состояние 1 бите CPOL и на низком уровне при сброшенном бите CPOL. См. рис. 40 и 41. - Bit 2 - CPHA: Clock Phase - Фаза тактового сигнала
Работа этого бита отражена на рис. 40 и 41. - Bits 1,0 - SPR1, SPR0: SPI Clock Rate Select 1 and 0 - Выбор частоты тактового сигнала, биты 1 и 0
Эти два бита управляют частотой тактового сигнала прибора, работающего в ведущем режиме. В ведомом режиме состояния битов влияния не оказывают. Состояния битов и устанавливаемый коэффициент деления частоты fCL показаны в таблице:
Таблица 23. Соотношения между SCK и частотой генератора
SPR1
| SPR0
| Тактовая частота SCK
|
|
| fCL / 4
|
|
| fCL / 61
|
|
| fCL / 64
|
|
| fCL / 128
|