Заключение. В результате выполнения задания курсового проектирования мы разработали устройство двоичный сумматор с ускоренным (параллельным) переносом

В результате выполнения задания курсового проектирования мы разработали устройство двоичный сумматор с ускоренным (параллельным) переносом. Данное устройство имеет основной и вспомогательный узлы. К основному узлу относится сумматор с ускоренным переносом. К вспомогательному узлу относятся счётчик и регистр для ввода суммируемых чисел, а также регистр для запоминания результата суммирования и триггер для запоминания сигнала переноса в старший разряд.

Устройство четырехразрядный двоичный сумматор является основным блоком операционных устройств, которое используется также для вычитания, умножения, деления, преобразования чисел в дополнительный код, код «с избытком 3» и в ряде других операций.

Нами были проведены подсчёты быстродействия и потребляемой мощности разработанного устройства. По результатам проведённых вычислений устройство имеет минимальное время задержки сигнала от входа к выходу 397.2 нс и максимальную частоту тактовых импульсов 2.51 МГц. Данное устройство потребляет 0.135мВт.

ЛИТЕРАТУРА

1 Методические указания и задания на курсовой проект по дисциплине «Цифровые и микропроцессорные устройства для студентов специальностей 2-45 01 03-Сети телекоммуникаций. – Мн.: ВГКС, 2005.

2 Калабеков Б.А. Цифровые устройства и микропроцессорные системы. – М.: Радио и связь, 2002. - 336с.

3 Угрюмов Е.П. Цифровая схемотехника. – СПб.: БХВ – Санкт – Петербург, 2000. – 528с.

4 Лысиков Б.Г. Цифровая и вычислительная техника: Учеб./Б.Г.Лысиков. – Мн.:УП «Экоперспектива», 2002. – 264с.

5 Цифровые интегральные микросхемы: Справочник/М.И.Богданович и др. – Мн.: Беларусь, 1996. – 605с.