Универсальные логические модули на основе мультиплексоров (LUT)

Универсальные логические модули (УЛМ) на основе мультиплексоров используются для реализации комбинационных схем. Универсальность их состоит в том, что для заданного числа аргументов можно настроить УЛМ на любую функцию.

Первый способ реализации очевиден. Для использования мультиплексора в качестве УЛМ следует изменить назначение его входов (рис. 2.88). На адресные входы мультиплексора необходимо подавать переменные – аргументы функции, а на информационные входы – сигналы настройки. Действительно, каждому набору аргументов соответствует передача на выход одного из сигналов настройки. Если этот сигнал является значением функции на данном наборе аргументов, то задача решена. Разным функциям будут соответствовать разные коды настройки. Настройка осуществляется константами 0 и 1. Для данного способа используются мультиплексоры из 2ⁿ в 1, где n - число адресных входов.

Рисунок 2.88 – Схема использования мультиплексора в качестве УЛМ

На рис. 2.89 показана реализация функции F ₁, представленной в таблице 2.21.

Таблица 2.21 – Таблица истинности F ₁

x 1	x 2	F 1

Рисунок 2.89 – Реализация функции F₁ на УЛМ

Второй способ настройки УЛМ – пирамидальная структура. В данном случае используются пирамидально соединенные мультиплексоры из 2 в 1. Для функции n переменных необходимо n ярусов мультиплексоров. Каждому ярусу соответствует один аргумент функции. Аргументы подаются на адресные входы мультиплексоров. На рис. 2.90 представлена структура для двух переменных.

Рисунок 2.90 – Пирамидальная структура УЛМ для реализации функции двух переменных

Реализации функции , представленной в таблице 2.22, изображена на рис. 2.91.

Таблица 2.22 – Таблица истинности F ₁

x 1	x 2	f 1

Рисунок 2.91 – Реализация функции f ₁ (x ₁ ,x ₂ ) на УЛМ

Пирамидальная структура УЛМ для реализации функции трех переменных представлена на рис. 2.92.

Рисунок 2.92 – Пирамидальная структура УЛМ для реализации функции трех переменных

Пирамидальные блоки УЛМ в составе FPGA называют LUT (look-up table) – таблицей преобразования.

FPGA (Field Programmable Gate Array) – программируемая пользователем вентильная матрица (классическая FPGA) это энергозависимая ПЛИС. Понятие энергозависимости означает, что при отключении питания все настройки ПЛИС сбрасываются и при включении питания необходимо программировать ПЛИС снова и так каждый раз при включении питания. Часто на платах, где располагаются FPGA, устанавливается небольшая микросхема памяти – программируемое постоянное запоминающее устройство (ППЗУ) или Programmable Read-Only Memory (PROM). Это устройство постоянно хранит информацию, необходимую для прошивки FPGA, которая загружается в FPGA при каждом включении питания.

21. Асинхронные триггеры: JK-триггер, J*K*-триггер

Асинхронные триггеры – триггеры, у которых переход в новое состояние вызывается изменениями информационных входных сигналов. Т.е. без тактирующих или синхронизирующих сигналов.

Триггером типа JK называется триггер с двумя устойчивыми состояниями равновесия и двумя информационными входами (рис. 3.9). Вход J (Jarк) служит для установки триггера в «1», вход K (Кill) для установки в «0». Активным значением сигнала на входе является уровень 1. Одновременная подача двух активных сигналов на входы K и J не запрещена, при этом на выходе появляется инверсное значение состояния триггера . Подача двух нулей на входы триггера сохраняет его внутреннее состояние.

Рисунок 3.9 – Условное обозначение асинхронного JK -триггера

Полная таблица переходов (ПТП) (таблица 3.9), с помощью которой можно построить сокращенную таблицу переходов (таблица 3.10).

Таблица 3.9 – Полная таблица переходов JK -триггера

t	t +1
K	J	Q	Q

Получим сокращенную таблицу переходов (таблица 3.10).

Таблица 3.10 – Сокращенная таблица переходов JK -триггера

K	J	Q (t +1)
		Q (t)

В таблице 3.11 представлена дополнительная таблица переходов.

Таблица 3.11 – Дополнительная таблица переходов JK -триггера

Вход	1 «0-0»	2 «0-1»	3 «1-0»	4 «1-1»
K	0 1	0 1	1 1	0 0
J	0 0	1 1	0 1	0 1

Матрица переходов представлена в таблице 3.12.

Таблица 3.12 – Матрица переходов J K -триггера

Q (t)- Q (t +1)	K	J
0-0	b 1
0-1	b 2
1-0		b 3
1-1		b 4

Граф переходов представлен на рис. 3.10.

Рисунок 3.10 – Граф переходов JK -триггера

Функция переходов триггера в момент t+1 может быть задана с помощью карт Карно (рис. 3.11), которые строятся по полной таблице переходов триггера.

Рисунок 3.11 – Карта Карно для функции переходов JK -триггера

Используя карту Карно, можно найти минимальную ДНФ булевой функции для описания функционирования JK -триггера (характеристическую функцию переходов) .

.

J*K*-триггер

Триггером типа J*K* называется триггер с двумя устойчивыми состояниями равновесия и двумя информационными входами (рис. 3.12). Вход J* в «1», вход *K для установки в «0». Активным значением сигнала на входе является уровень 0. Одновременная подача двух активных сигналов на входы K* и J* не запрещена, при этом на выходе появляется инверсное значение состояния триггера . Подача двух единиц на входы триггера сохраняет его внутреннее состояние.

Рисунок 3.12 – Условное обозначение асинхронного J*K* -триггера

Полная таблица переходов (таблица 3.13), с помощью которой можно построить сокращенную таблицу переходов (таблица 3.14).

Таблица 3.13 – Полная таблица переходов J*K* -триггера

t	t +1
K*	J*	Q	Q

Получим сокращенную таблицу переходов (таблица 3.14).

Таблица 3.14 – Сокращенная таблица переходов J*K* -триггера

K*	J*	Q (t +1)
		Q (t)

Матрица переходов представлена в таблице 3.15.

Таблица 3.15 – Матрица переходов J*K* -триггера

Q (t)- Q (t +1)	K*	J*
0-0	b 1
0-1	b 2
1-0		b 3
1-1		b 4