Принцип работы коммутатора с разделяемой памятью. Комбинированные коммутаторы

Основные принципы построения таких устройств иллюстрирует рис. 2. Трудность реализации этой архитектуры заключается в том, что при наличии N входных (и выходных) портов быстродействие памяти должно быть в N раз выше, чем скорость поступления данных в порт. Поэтому такие коммутаторы оборудуются высокоскоростной внутренней многоразрядной шиной, а поступающий поток бит из последовательного кода преобразуется в параллельный. Для обеспечения приемлемой частоты тактирования шину делают достаточно широкой. Так, если W -- разрядность шины, то необходимая тактовая частота будет в N/W раз меньше, чем пропускная способность порта.

Пакеты, предназначенные для разных портов, хранятся в специально отведенных раздельных областях памяти. Будут ли эти разделы фиксированной длины или переменной, зависит от особенностей реализации обсуждаемой архитектуры. Очевидно, что разделы переменной длины требуют более сложного управления, однако такой подход позволяет в большинстве случаев решить проблемы переполнения и значительно снизить потерю пакетов. Для выполнения операций записи и чтения за один такт память делается двухпортовой.

Поскольку увеличение количества портов требует соответствующего повышения быстродействия памяти, то эта архитектура плохо расширяется. Кроме этого, контроллер, осуществляющий управление буферами, должен обрабатывать заголовки пакетов и маршрутные теги с той же скоростью, с которой работает память. Поэтому такой дизайн наиболее часто используется в небольших скоростных коммутаторах для объединения локальных сетей. Однако даже для коммутаторов средней (по количеству портов) величины требуемая частота внутренней шины становится чрезмерно большой. Так, для коммутатора с 32 входными портами и 16-разрядной шиной при скорости поступления данных 155 Mbps на порт необходимая тактовая частота внутренней шины составила бы 310 MHz.