Описание принципиальной схемы

Схема электрическая принципиальная УС приведена в приложении В.

Работа принципиальной схемы начинается с поступления данных в буферный блок УС. С адресных выводов А31-А16 шины ISA на входы элементов DD1 и DD2 поступает код адреса 0х36C, по которому производится обращение к УС для записи. С выхода А13 на 4 вывод элемента DD3.1 поступает сигнал –IOW. С выходов А9-А2 и С11-С18 шины ISA на входы 3, 6, 10, 13 элементов DD8, DD11, DD13, DD17 поступает код данных.

После прохождения буферной части устройства сигналы адреса проходят на селектор адреса. Селектор адреса реализован на микросхемах К134СП1 – четырехразрядных компараторах кодов серии ТТЛ. С выходов 18, 16, 14, 12 элемента DD1 сигналы поступают на входы элементов DD5, DD9. С выходов 9, 7, 5, 3 элемента DD1 сигналы поступают на входы элемента DD5. С выходов 18, 16, 14, 12 и 9, 7, 5, 3 элемента DD2 сигналы поступают на входы элементов DD6 и DD7 соответственно. С выхода 3 элемента DD4 сигнал поступает на вход 15 элемента DD10. С выхода 3 элемента DD5 сигнал поступает на вход 2 элемента DD10. С выхода 3 элемента DD6 сигнал поступает на вход 7 элемента DD10. С выхода 3 элемента DD7 сигнал поступает на вход 10 элемента DD10. Таким образом, производится декодирование адреса 0х36C. На компараторах DD4-DD7 установлен код адреса 0х36C, с которым сравнивается код, пришедший с ISA на СА, после совпадения всех четырехразрядных частей кода с выходов равенства каждого компаратора сигнал логической единицы поступают на компаратор DD10, на котором установлено значение 1111 для сравнения, следовательно, сигнал равенства будет выработан только в том случае, если весь код адреса совпадет с требуемым. Далее описывается декодирование адреса 0х36D для чтения флага готовности. С выхода 3 элемента DD9 сигнал поступает на вход 15 элемента DD14. С выхода 3 элемента DD5 сигнал поступает на вход 2 элемента DD12. С выхода 3 элемента DD6 сигнал поступает на вход 7 элемента DD12. С выхода 3 элемента DD7 сигнал поступает на вход 10 элемента DD12. Выработка сигнала будет производиться только в том случае если код адреса совпадет с кодом 0х36D, установленным на компараторах.

После прохождения СА вырабатывается сигнал соответствующий декодированному адресу. С вывода 3 элемента DD10 сигнал идет на вывод В1 (– I/O CS 16) шины ISA для установки режима шестнадцатиразрядного обмена.

После декодирования адреса УС сигнал, соответствующий определенному адресу поступает на блок выработки внутренних стробов.

С выходов 3 элементов DD10 и DD12 сигнал поступает на входы 1 и 2 элемента DD18.1 и на входы инверторов DD16.1 и DD16.2., после чего инвертированный сигнал поступает на входы элемента DD18.2. С выходов 3 и 4 элементов DD18.1 и DD18.2 сигналы поступают на входы инверторов DD19.1 и DD19.2 соответственно. С выхода 2 инвертора DD19.1 сигнал поступает на вход 1 элемента DD21 и с выхода 4 элемента DD19.2 сигнал поступает на вход 15 элемента DD21. На вывод 2 элемента DD21 поступает сигнал с вывода 17 элемента DD3 и на вывод 16 элемента DD21 поступает сигнал с вывода 18 элемента DD3. На выводы 3 и 13 подаются сигналы с выводов 1 и 2 элемента DD1.

Далее происходит выработка строба записи (в цикле записи) или строба чтения (в цикле чтения).

С выхода 6 дешифратора DD21 сигнал поступает на входы 15 элементов DD8, DD11, DD13, DD17 для управления направлением передачи данных по шине ISA.

С вывода 10 дешифратора DD21 сигнал подается на входы 3 и 11 триггеров DD20.1 DD20.2, на вход 2 элемента логического ИЛИ DD30.1, на входы 11 вычитающих счетчиков DD22, DD27, DD32, DD34 и на входы сброса 14 суммирующих счетчиков DD23, DD28, DD33, DD35.

Выводы 2 и 4 триггера DD20.1 и вывод 10 триггера DD20.2 заведены на логическую единицу через резистор R1.    Выводы 1 и 13 триггеров DD20.1 и DD20.2 соединены с выводом 5 триггера DD35.1 для реализации сброса триггеров по окончании цикла счета.

Вывод 5 триггера DD20.1 подается на вывод 12 триггера DD20.2. Вывод 9 триггера DD20.2 подается на вход 5 логического «И» DD25.1, на другой вход которого подается измеряемая частота. После прохождения инвертора DD26.1 сигнал поступает на вход 1 логического «ИЛИ» DD30.1. C выхода этого элемента сигнал поступает на вход 4 счетчика DD22.

Счетчики DD22, DD27, DD32, DD4 представляют собой каскадированные четырехразрядные счетчики, которые осуществляют счет по модулю 16. Каскадирование счетчиков осуществляется следующим образом: выходы 13 предыдущего счетчика соединяются с входом 4 следующего счетчика. На входы 15, 1, 10, 9 подаются данные с шины данных. Входы 14 счетчиков заводятся на землю, входы 5 заводятся на логическую единицу. Выход 13 старшего счетчика заведен на вход 2 триггера DD36.1. Выход 5 этого триггера заведен на входы сброса 1 и 13 триггеров DD20.1 и DD20.2.

При чтении флага готовности строб чтения с вывода 3 элемента DD21 будет поступать через инвертор DD13.1 на вход 1 логического «И» DD15.1, на другой вход которого заведен через инвертор DD13.2 сигнал DK, снимаемый с вывода 5 триггера DD20.1. Таким образом, сигнал –I/O CH RDY будет формироваться только при наличии строба чтения по адресу флага готовности и при нулевом состоянии флага готовности.

В цикле чтения сигналы будут поступать аналогично рассмотренному выше алгоритму, вместо –IOW будет формироваться –IOR.

При чтении данных единичное состояние сигнала, снимаемого с вывода 6 элемента DD21, будет обеспечивать состояние мультиплексора шины данных для передачи кода N на шину ISA.