Обобщенная модель ПЛИС

На рисунке 2.22 представлена обобщенная модель ПЛИС.

На данной схеме входные ячейки могут содержать элементы запоминания, например триггеры. Дешифраторы могут быть одноразрядными и многоразрядными.

Логическая матрица может быть ПЛМ или ПМЛ. Параллельно логической введена управляющая матрица. Ее задачей является выбор функции многофункциональных выходных ячеек, изображенных на рисунке 2.23.

Рис. 2.22 – Обобщенная модель ПЛИС

Рисунок 2.23 – Многофункциональные выходные ячейки

а) прямая;

б) прямая с разрешением;

в) комплементарная ячейка;

г) прямая с программируемой полярностью;

д) прямая с программируемой полярностью и разрешением;

е) D–триггер с программируемой полярностью и ОС;

ж) RS–триггер;

з) D–защелка;

и) ввод–вывод;

к) прямая с ОС;

л) ввод–вывод с программируемой полярностью;

м) ввод–вывод с программируемой полярностью и двойным разрешением;

н) ввод;

о) D–триггер с ОС;

п) RС–триггер с ОС.

После программирования получаем необходимые комбинационные или последовательностные логические схемы.