Организация блока памяти

Вариант подключения микросхем памяти к системной магистрали микропроцессора, имеющего 16-разрядную шину адреса (ША) и восьмиразрядную шину данных (ШД), показан на рис. 7.8. Каждая из микросхем образует страницу памяти объемом 2 Кб, выбор нужной ячейки из которой производится с помощью адресных сигналов А ₀ – А ₁₀. Выбор нужной страницы осуществляет дешифратор К555ИД7 по состоянию старших разрядов адресной шины А ₁₁ – А ₁₅. В данном примере ячейки ПЗУ и ОЗУ занимают в адресном пространстве микропроцессора соответственно области 0000Н — 07FFH и 0800H — 0FFFH.

Рис. 7.8 — Организация блока памяти

Команды записи формируют строб WR, команды чтения — строб RD. Выходы дешифратора позволяют добавить к блоку памяти еще шесть аналогичных страниц ОЗУ или ПЗУ.