Схемотехника порта B

Каждый из выводов порта синхронизирован, однако на рисунке защелка синхронизации не показана.

Рис. 49. Схема организации вывода порта B (вывод PB0)

WP: Запись PORTB

WD: Запись DDRB

RL: Чтение фиксатора PORTB

RP: Чтение состояния вывода PORTB

RD: Чтение DDRB

MSTR:Разрешение ведущего режима SPI

SPE: Разрешение SPI

Рис. 50. Схема организации вывода порта B (вывод PB1)

WP: Запись PORTB

WD: Запись DDRB

RL: Чтение фиксатора PORTB

RP: Чтение состояния вывода PORTB

RD: Чтение DDRB

MSTR:Разрешение ведущего режима SPI

SPE: Разрешение SPI

Рис. 51. Схема организации вывода порта B (вывод PB2)

WP: Запись PORTB

WD: Запись DDRB

RL: Чтение фиксатора PORTB

RP: Чтение состояния вывода PORTB

RD: Чтение DDRB

MSTR: Разрешение ведущего режима SPI

SPE: Разрешение SPI

Рис. 52. Схема организации вывода порта B (вывод PB3)

WP: Запись PORTB

WD: Запись DDRB

RL: Чтение фиксатора PORTB

RP: Чтение состояния вывода PORTB

RD: Чтение DDRB

MSTR: Разрешение ведущего режима SPI

SPE: Разрешение SPI

Рис. 53. Схема организации вывода порта B (вывод PB4)

WP: Запись PORTB

WD: Запись DDRB

RL: Чтение фиксатора PORTB

RP: Чтение состояния вывода PORTB

RD: Чтение DDRB

Рис. 54. Схема организации выводов порта B (выводы PB5 и PB6)

WP: Запись PORTB

WD: Запись DDRB

RL: Чтение фиксатора PORTB

RP: Чтение состояния вывода PORTB

RD: Чтение DDRB

n: 5,6

X: A,B

Рис. 55. Схема организации вывода порта B (вывод PB7)

WP: Запись PORTB

WD: Запись DDRB

RL: Чтение фиксатора PORTB

RP: Чтение состояния вывода PORTB

RD: Чтение DDRB

Порт C

Порт C представляет собой 8-разрядный выходной порт. Кроме основной функции выводы порта C выполняют дополнительную функцию обеспечения взаимодействия с внешней дополнительной SRAM. При использовании внешней SRAM через выводы порта C выводится старший байт адреса внешней SRAM.