Регістри. Основнi положення

Послідовністні схеми регістрів виконуються на основі тригерів і мають такі основні типи:

- з паралельним входом і виходом-регістр пам`яті (Р.Пар.Вх.Пар.Вих. - інформація при завантаженні, розвантаженні входи/виходи регiстру надходить одночасно-паралельно);

- з паралельним входом і послідовним виходом (Р.Пар.Вх.Посл.Вих. - інформація при завантаженні регістру на всi його входи надходить одночасно-паралельно, а при розвантаженні надходить з одного виходу послідовно - біт за бітом);

- з послідовним входом і паралельним виходом (Р.Посл.Вх.Пар.Вих. - інформація при завантаженні надходить на один вхід послідовно, а при розвантаженні знімається одночасно-паралельно з усіх його розрядів-виходів);

- з послідовними входом і виходом (Р.Посл.Вх.Вих. - інформація подається на один вхід при його завантаженні та знімається з одного виходу при його розвантаженні послідовно - біт за бітом);

- комбінаційні з різними засобами приймання/видавання інформації. Вони поділяються на однофазні (сигнал передається по одному каналу) і паро фазні - по двох каналах (прямий, обернений код).

Функція регістрів - зберігання, зсув даних і отримання прямих, обернених і доповняльних кодів.

Аналіз паралельних регістрів (1, 2 варіант). Регістри з паралельним входом/виходом (тип1) називаються регістрами пам’яті і використовуються, як прозорі тригери типу «затвор» та тригери з динамічним керуванням. На рис. 3.1 приведена схема 8-ми розрядного паралельного регістру пам’яті (що виконаний на 8-ми D-тригерах: схеми 7477, 7475) із загальним входом керування записом інформації і його умовне позначення. Високий рівень на вході C переписує інформацію з входу D на вихід Q (Di=Qi), низький рівень зберігає дані за «затвором». Дані зберігаються або зчитуються з виходів Qi тригерів на наступному кроці виконання алгоритму, наприклад «додати до суматора вміст регістру А». Обернений код даних в регістрі присутній по виходах . До регістрів типу 2 відноситься 8-ми розрядний регістр, реалізований на схемі 74165 (3, 4 варіант).

Рисунок 3.1 – Схема 8-ми розрядного регістру пам’яті

Аналіз послідовних регістрів (3, 4 варіант). Такі регістри зсуву (рис. 3.2, тип 3, 4) виконуються на основі тригерів із динамічною синхронізацією (справедливо для регістрів з одним тактовим сигналом). У двотактних можна використати і прозорі регістри типу «затвор». Функція запису в n -розрядному регістрі зсуву на D -тригерах задається у вигляді умов: D 0= DS, Di = Q (i − 1); i =1, 2, …, n −1.

Рисунок 3.2 − Варіант послідовного регістру, тип 2: DS − вхід послідовного запису, R і S − входи попередньої установки

Із приходом чергового позитивного фронту синхроімпульсу C, сигнал із входу i -го тригера через час t _зт.п. з’явиться на його виході і піде на вхід наступного ()-го тригера. Однак, на його вихід ця інформація не перепишеться, тому що тривалість активного фронту t (0,1) менше . На цьому процес зсуву даних на один розряд закінчиться до приходу наступного позитивного фронту тактового сигналу. Звідси зрозуміло, чому не можна використати тригери зі статичним керуванням. Щораз при весь ланцюжок виявиться прозорим від входу DS до виходу Q 7 і значення DS = D 0 буде записано в усі тригери послідовного регістру. В умовних позначеннях регістрів зсуву напрямок стрілки, що вказує зсув, умовний. У різних довідниках її напрямок дається по-різному. Умовно приймається, що зсув робиться від молодшого розряду до старшого. Практичні схеми регістрів доповнюються схемами, що підключають до кожного тригера, які мають вхід паралельного запису Di, загальний вхід дозволу запису L і загальний асинхронний вхід скидання в 0 (R) всіх тригерів. Ці схеми підключаються до незадіяних входів R_i, S_i тригерів. За подібною схемою виконаний регістр 74164 (5, 6 варіант). Уяву про універсальні регістри зсуву (тип 5) дає опис Generic 4-bit Universal Shift Register з БМ EWB (7, 8 варіант).

Реверсивний регістр зсуву даних. Зсув даних від розряду до розряду може робитися, як в одну сторону, так і в іншу. Одна з можливих схем реверсивного регістру зсуву на три розряди даних із двома послідовними інформаційними входами для зсуву інформації вліво DSL і вправо DSR, з паралельними входами запису , входом синхроімпульсів C, входом R установки в 0 усіх тригерів і двома входами вибору режиму M1, M0, приведена на рис. 3.3.

Рисунок 3.3 − Варіант реверсивного трирозрядного регістру зсуву (тип 5)

До D -входу будь-якого розряду, за винятком крайніх, підключені, через входи 1 і 2 мультиплексори, виходи лівого і правого сусідніх тригерів. Якщо , а , то до входів D підключені перші входи мультиплексорів і інформація в кожний тригер, крім нульового, записується від лівого сусіда (відбувається зсув вправо). Вхід DSR служить, у цьому режимі, для послідовного введення інформації. Якщо , , то до входів D підключені інші входи мультиплексів і інформація в кожний тригер, крім останнього, записується від правого сусіда, відбувається зсув вліво. Для послідовного введення даних у цьому режимі використовується вхід DSL. При робиться паралельний запис позитивним фронтом тактового сигналу. Для зберігання інформації необхідно подати комбінацію . У цьому випадку до D -входів тригерів підключаться нульові входи мультиплексів (на схемі не показані). Щоб не відбулося несанкціонованого запису схеми 2АБО і 2І забороняє в цьому режимі () проходження синхроімпульсів С. За такою схемою виконаний 8-розрядний регістр 1533ИР13.