Чтение памяти CPU - MEM 16

Ts время установки состояния

Tc   время выполнения команды

 WS такт ожидания

 T = 125 нс (8 МГц)

Ts + Tc — один цикл шины (на диаграмме внизу)

1. чтение без тактов ожидания

2. чтение со стандартным циклом ожидания.

CPU - MEM 16 с ожиданием.

       Началом цикла шины является сигнал BALE, который синхронизирует выдачу на ША SA0 - SA19 адреса обращения. Старшие сигналы адреса LA17 - LA23 выдаются до начала цикла для реализации работы с быстродействующими устройствами. Они используются для предварительной дешифрации и выдачи, например сигнал ~MEMCS16. В первом такте после спада сигнала BALE формируются сигналы ~MEMR, ~MEMW, ~IOR, ~IOW. Кроме того, для 16-ти разрядных передач в этом такте должны быть сформированы сигналы ~OWS или BUSRDY для изменения длительности цинла. ВО втором такте после спада BALE адреса LA становится не действительным. (LA гарантируются во время действия сигнала BALE). Цикл завершается за 2 такта (если без состояния ожидания), за 3 такта (стандарт) и за n тактов при введении сигнала BUSRDY = 0.

       При записи /чтении двойного слова (32) контроль шины автоматически выполняет 2 цикла для передачи 2х 16-битных слов.

8-разрядные пересылки.

       Отличаются от 16-разрядных большим количеством тактов в стандартном цикле и менее требовательны ко времени установки некоторых cигналов (BUSRDY, OWS).

       Сигнал BUSRDY должен быть выставлен в 0 исполнителем в первых чеырех тактах после спада сигнала BALE (при необходимости) и удерживаться на более 2.5 микросекунд.

       Для сокращения цикла может быть активизирован сигнал в течение первого такта после активизации сигналов

       Циклы работы с портами практически не отличаются от работы спамятью (сигналы ), но цикл работы с 16-ти разрядным портом ввода-вывода неможет быть сокраен, так как устройство не знает, что обращение идет к нему.