2018-02-14
293
ISA - шина может быть 8 или 16-ти разрядной (стандарт “де-факто”).
ISA- шина содержит средства буферизации, декодирования и передачи набора сигналов МП i80286, дополненного сигналами управления прерываниями и ПДП (DMA).
Это однопроцессорная шина с однозадачным режимом работы ЦП.
Характеристики шины:
· в операции обмена используются одновременно 2 устройства;
· синхронный протокол обмена;
· открытая архитектура (разъемы);
· 4 способа обмена данными:
1. передача массива под управлением ЦП (максимальная скорость передачи);
2. передача в режиме прерывания (необходимо время для перехода на подпрограмму);
3. передача данных в режиме DMA (скорость обмена определяется i8237 (4 МГц) + подготовка к обмену);
4. передача по внепроцессорному доступу с помощью задатчика AT - шины (скорость работы определяется задатчиком) прибл.= DMA.
· 16 уровней прерываний, из которых 11 зарезервированы для модулей AT-шины
|
|
|
Особенности:
— запросы обрабатываются ПКП i8259 на сист плате;
— уровни прерываний устройств — фиксированные;
— ЦП является одним из устройств на шине с изменяемым приоритетом;
— прерывания инициируются по переднему фронту импульса запроса. (динам.).
Особенности внепроцессорного доступа:
7 каналов ПДП: 0-3 — байтовые передачи;
5-7 — передача словами;
2 — НГМД
остальные произвольно
теоретически скорость DMA = 800 кБ / с (8-разр.)
|
практически скорость DMA = 200 - 400 кБ / с
400 - 800 кБ / с
внепроцессорный доступ: скорость прим.= 5 МБ / с
Сигналы шины ISA
| Обозначение | вх/вых | Наименование сигнала | Источиник |
| AEN | вых. | разрешение адреса | DMA |
| BALE | вых. | строб буферизации адреса | CPU |
| BUSRDY (IOCHRDY) | вх. | готовность шины | MEM, I /O |
| ~DACK0 - 3 ~DACK5 - 7 | вых. | DMA ACK nowledge Подтверждение запроса DMA | D |
| CLK | вых. | CLOCK Шинный тактовый сигнал | CPU |
| DRQ0 - 3 DRQ5- 7 | вх. | DMA Request Запрос DMA | Reg, M |
| ~I /O CH CK | вх. | Ошибка ввода-вывода | I /O, MEM |
| ~I /O CS16 | вх. | I / O Chip Select 16-тиразрядное устройство вв-выв | I / O |
| ~IOR | вх/вых | C, M | |
| ~IOW | вх/вых | C, M | |
| IRQ3 - 7 IRQ9 - 12 IRQ14, 15 | вх. | Reg | |
| LA17 - 23 | вх/вых | адрес, требующий запоминания в исполнителе (Latchable Address) | C, D, M |
| ~MASTER | вх. | задатчик | M |
| ~MEM CS 16 | вх. | MEM 16-bit Chop Select (16-ти разрядная память) | MEM |
| ~MEMR, ~SMEMR | вх/вых | System memory - чтение до 1 МБ (XT) | C, M |
| ~MEMW, ~SMEMW | вх/вых | SMEMW - запись до 1 МБ (XT) | C, M |
| OSC | вых. | генератор тактовых импульсов | C |
| ~REFRESH | вх/вых | регенерация | C, M |
| RESET | вых. | сброс | C |
| SA0 - SA19 | вх/вых | ША системная шина адреса | C, D, M |
| ~SBHE | вх/вых | разрешение передачи старшего байта | C, M |
| SD0 - SD7 SD8 - SD15 | вх/вых | ШД младший байт ШД старший байт | C,M, MEM, I /O |
| TC | вых. | Terminal Count счет завершен | D |
| ~OWS | вх. | 0 Wait State Нуль состояний ожидания | MEM |
| - 5 | |||
| + 5 | |||
| - 12 | |||
| + 12 | |||
| GND |
|
|
|
AEN — разрешение адресации портов — запрещает ложную дешифрацию адреса в цикле DMA.
BALE — вырабатывается в начале цикла шины при формировании на ША адреса. По спаду адрес SA0 - SA19 LA17 - 23 могут фиксироваться в модулях.
BUSRDY (IOCHDRY) — медленное устройство должно установить сигнал в 0 после спада BALE в первом такте (16-битные пересылки) или в первых четырех тактах (8-битные пересылки) BCLK. Цикл завершается после возврата сигнала BUSRDY в высокий уровень.
Для формирования этого сигнала схемы используют сигналы ~MEMR, ~MEMW, ~IOR, ~IOW и адрес. Сигнал не должен быть больше 2.5 мкс и должен управляться устройством с открытым коллектором (>= 20 мА).
CLK (BCLK) — синхронизация шины. Не обязательно синхронизирован с CLK МП. Частота до 10 МГц. (6, 8, 8.33, 10).
~DACK — ответ DMA.
DRQ — воспринимаются по фронту сигнала.
~I /O CH CK — Ошибка (например по четности), вызывает прерывание NMI.
~I /O CS 16 — 0 — устройство ввода-вывода поддержив. 16-битный режим.
~IOR, ~IOW
IRQ — Запросы на прерывания (i8259) воспринимаются по фронту. BIOS - IRQ3 — высший, IRQ15 — низший приоритеты. Высокий уровень IRQ должен поддерживаться до ответа INTA.
~MASTER — Задатчик в ответ на сигнал DACK запроса ПДП DRQ устанавливает сигнал ~MASTER в 0. Поэтому цикл DMA аннулируется и управляет шиной задатчик. Время работы задатчика с шиной не более 15 мкс.
~MEM CS 16 — аналогично ~IO CS 16. Должен вырабатываться при декодировании сигнала LA17-23 до снятия сигнала BALE.
~MEMR, ~SMEMR SMEMR — до 1 МБ
~MEMW, ~SMEMW
OSC — сигнал с частотой 14,31818 МГц с шиной не синхронизируется и непосредственно не используется
~REFRESH — устанавливается в 0 в циклах регенерации ШД и А23 - А10 не используются.
RESET — сброс всех утсройств. Формируется при включении питания.
SA0 - SA19 — ША.
LA17 - LA 23 — используется для адресации быстродействующих модулей памяти и расширяет ее до 16 МБ. Формируется раньше, чем SAX.
~SBHE A0
0 0 — 16-ти разрядная передача
0 1 — передача старшего байта
1 0 — передача младшего байта
1 1 — не используется
TC = 1 — счетчик DMA достигает запрограммированного значения.
~OWS — вырабатывается быстродействующим устройством для аннулирования циклов ожидания.
Контроллер ISA- шины должен осуществлять связь сигналов локальной шины МП с шиной ISA. Например, выданное МП двойное слово (32 - разр.) по 8-битной ISA - шине может быть передано только последовательно байт за байтом. Кроме того, должны быть согласованы временные характеристики (через BUSRDY, DRYIN(МП)).
Циклы AT-шины.
При работе шины контроллер автоматически включает стандартное число тактов ожидания в цикл шины.
| Тип цикла | Количество тактов | |
| без состояния ожидания | стандартное число ожидания | |
| CPU - MEM 16 | 2 | 3 |
| CPU - MEM 8 | 3 | 6 |
| CPU - I / O 16 | 3 | 3 |
| CPU - I / O 8 | 3 | 6 |
| HALT | 3 | |
| INTA | 6 | |
| SHUTDOWN | 3 | |
| DMA | 10 | |
