Дешифратор кода операции

Лекция №8. Структура ЭВМ.

Дешифраторы.

Дешифраторы находят широкое применение в узлах и устройствах ЭВМ. Дешифраторы предназначены для декодирования (распознавания) кодовых комбинаций (адрес устройства, код операции и т. д.).

Дешифратор адреса

Дешифратор адреса – это устройство входящее в состав другого устройства опознающее собственный адрес этого устройства (рис. 1).

Рассмотрим построение дешифратора адреса на примере. Построим дешифратор адреса для четырехразрядной адресной шины А₃, А₂, А₁, А₀.

Рис. 1.

Шина – это канал передачи электрических сигналов, который может состоять из нескольких параллельных проводников. Шина, предназначенная для передачи адреса устройства или его элемента, называется шиной адреса.

Дешифратор адреса предназначен для опознавания адреса устройства A.

Рис. 2.

Адрес представляется многоразрядным двоичным числом (рис. 2).

A3A2A1A0 (2) – запись адреса в двоичной системе счисления

A₁₀ = A₃^* ´ 2³ + A₂^* ´ 2² + A₁^*  ´ 2¹ + A₀^* ´ 2⁰ - адрес в десятичной системе счисления

Если на вход дешифратора подается собственный адрес устройства, то на выход подается единичный сигнал» 5 В. Если на вход подается не собственный адрес, то на выход подается нулевой сигнал» 0,2 В.

Правило построения дешифратора адреса

1. Произведем перевод адресного кода из десятичной системы счисления в двоичную систему счисления и дополним полученное двоичное число слева нулями до необходимой разрядности n+1.

2. Построим логическое выражение которое будет являться логическим произведением n сомножителей. Каждый сомножитель является элементарным высказыванием или элементарным высказыванием взятым с отрицанием. Сопоставим с каждым входом дешифратора элементарное высказывания:

А_i, (i=0,...,n): А_n,…,А₂, А₁, А₀.

3. Запишем логическое выражение в виде логического произведения высказываний B_i (i = 0,..., n), количество которых совпадает с количеством разрядов адресной шины n+1.

При этом каждый сомножитель B_i(i = 0,..., n) равен:

A_i (i = 0,..., n), если соответствующий разряд двоичного числа равен 1;

ØА_i (i = 0,...,n), если соответствующий разряд двоичного числа равен 0.

4. Применим алгоритм построения логических схем.

Пример 1 дешифратора (рис. 3).

Допустим, адрес устройства, которое подключается к адресной шине, равен 5₁₀ (0l0l₂).

По сигналу с дешифратора это устройство должно активизироваться, если на адресной шине появляется сигнал, равный пяти (А_з = 0, A₂ = 1, А₁ = 0, А₀ = 1), т. е. дешифратор распознает адресный код, равный пяти, и при этом на выходе дешифратора вырабатывается сигнал, равный логической единице.

При любом другом значении адресного кода на выходе дешифратора вырабатывается сигнал, равный логическому нулю.

Адрес равен 510 = 1012 = 01012

Пример 2 (рис. 4).

13₁₀ = 1³1²0¹1⁰₂, n = 4

F = А₃ & А₂ & ØА₁ & А₀

 

Дешифратор кода операции

Другим типом наиболее распространенных дешифраторов являются дешифраторы, преобразующие n-разрядное входное двоичное число (код) в единичный сигнал на одном из 2ⁿих выходов. Такие дешифраторы могут использоваться, например, для определения исполняемых машинных команд в устройстве управления ЭВМ. Обозначение дешифратора на электронных схемах показано на рис 5.

Пример дешифратора команд с таблицей истинности (табл.1)показанна рис. 7.

Таблица 1

Х	Y	Fo	F1	F2	F3		X	Y	Fo	F1	F2	F3
0	0	1	0	0	0		1	0	0	0	1	0
0	1	0	1	0	0		1	1	0	0	0	1

 

На вход такого дешифратора подается n-разрядное двоичное число с помощью которого задается код операции. Единичный сигнал возникает на том выходе дешифратора номер, которого равен числу, поступающему на его вход. На остальных выходах формируется нулевой сигнал.

Структурная схема дешифратора показана на рис. 6.

 

 

2. Сумматор

Полусумматор

Полусумматор это устройство, выполняющее сложение двух одноразрядных двоичных чисел с формированием признака переполнения. Полусумматор осуществляет сложение двоичных одноразрядных чисел по следующим правилам:

0+0=00; 0;+1=01; 1+0=01; 1+1=10.

Полусумматор (рис. 8) с таблицей состояний (табл. 2) имеет два входа (А – первое слагаемое, В – второе слагаемое) и два выхода (S– значение суммы в данном разряде, Р - значение переноса в старший разряд). В этом устройстве отсутствует третий вход для переноса единицы из младшего разряда.

Таблица 2.

А	В	P	S
0	0	0	0
0	1	0	1
1	0	0	1
1	1	1	0

 

Построение полусумматора

Логические выражения, определяющие состояние выходов S и Р,имеют следующий вид:

S=A • ù B+ù A • B (*),

Р = А • В.

Преобразуем логическое выражение для выхода S, сложим выражение (*) с тождественно ложным высказыванием

А•ù А + В•ù В

S = A • ù B+ù A • B + А•ù А + В•ù В

Воспользуемся коммуникативными и дистрибутивными свойствами:

S = (ù А + ù В) • (А+В)

С учетом закона де Моргана имеем:

S = ù (А • В) • (А+В).

По полученному выражению построим схему полусумматора (рис. 9).

Одноразрядный сумматор

Это устройство производит сложение в 1-ом разряде многоразрядного двоичного числа.

Обозначение одноразрядного сумматора показано на рисунке 10.

Сложение в одноразрядном двоичном сумматоре осуществляется в два этапа:

1. производится сложение значений разрядов А, В. Этот этап выполняется первым полусумматором, в результате формируется сумма S и признак переполнения Р;

2. к полученной сумме S добавляется признак переноса Р₀, при этом формируется значение S. Признак переполнения P может возникнуть либо при выполнении сложения первым полусумматором, либо вторым полусумматором.

Таблица состояний определяет функционирование одноразрядного двоичного сумматора (табл. 3).

Таблица 3

Значение разряда первого слагаемого А	Значение разряда второго слагаемого В	Значение переноса из младшего развила P0	Значение разряда суммы S	Значение переноса в старший разряд Р
0 1 0 1 0 1 0 1	0 0 1 1 0 0 1 1	0 0 0 0 1 1 1 1	0 1 1 0 1 0 0 1	0 0 0 1 0 1 1 1

 

На рис. 11 показана схема одноразрядного двоичного сумматора с тремя входами, построенная с использованием двух полусумматоров и схемы ИЛИ.

Последовательно соединяя несколько одноразрядных сумматоров, можно построить многоразрядный двоичный сумматор (рис. 12).

Pn+1	Pn	Pn-1	…	P0	= 0
+	An	An-1	…	A0	ß	A
	Bn	Bn-1	…	B0	ß	B
	Sn	Sn-1	…	S0	ß	S

Триггеры

Триггер является одноразрядным элементом памяти, с использованием которого строятся регистры, оперативная память ЭВМ, счетчики и многие другие устройства ЭВМ. Триггер – простейшее запоминающее устройство, предназначенное для хранения одного двоичного разряда.

Триггер представляет собой электронную схему, которая может находиться в одном из двух устойчивых состояний: нулевом состоянии и единичном состоянии.

Триггер имеет два выхода: Q и Q. Выход Q называют прямым, а Q -инверсным.

Если триггер находится в единичном состоянии, то на прямом выходе Q выставляется напряжение, соответствующее логической единице, а на инверсном выходе Q выставляется напряжение, соответствующее логическому нулю.

Если триггер находится в нулевом состоянии, то на прямом выходе Q выставляется напряжение, соответствующее логическому нулю, а на инверсном выходе Q выставляется напряжение, соответствующее логической единице.

Триггер может иметь один или несколько входов.При поступлении сигналов на входы триггера исходное состояние может меняться на противоположное.

Количество входов и правила изменения состояния триггера в зависимости от наличия или отсутствия входных сигналов определяются типами триггеров, которых существует более десятка.

Рассмотрим работу триггеров нескольких типов.