Лабораторная работа №2

Объявление переменных. Арифметические операции

Цель работы

Целью работы является изучение способов создания массивов портов, объявления переменных и применения арифметических операций.

Краткие теоретические сведения.

При создании модулей на языке Verilog часто приходится объявлять массив однотипных портов ввода вывода. Ручное перечисление и задание индивидуальных имен портов не оправдано при большом их количестве. Поэтому используется следующий упрощенный прием записи массива портов:

output wire [7:0] Y;

где output – параметр указывающий, что данные порты являются

входными;

wire – параметр указывающий тип «провода» порта;

[7:0] – диапазон портов от 0 до 7, в сумме 8 портов;

Y – имя порта.

Таким образом, приведенная запись производит объявление 8 портом с именем «Y» от 0 до 7.

Арифметические операции производятся аналогично, как и логические. Так, например, запись, для сложения двух десятичных чисел 8 и 5 с помещением результата сложения в порт «Y», имеет вид:

assign Y=8+5;

При этом следует учесть, что разрядность выходной шины порта «Y» должна быть больше или равна двоичному числу результата. Сложение 5 и 8 дает десятичный результат 13, что в двоичной форме имеет вид 1101. То есть результат операции будет занимать 4 линии порта «Y» и поэтому разрядность шины «Y» должна быть не менее 4-х.

Для реализации алгоритмических и арифметических проектов часто требуется объявление переменных для хранения промежуточных результатов. Объявление переменных на языке Verilog осуществляется с помощью оператора reg и имеет следующий вид:

reg [M:N] X;

где reg – оператор объявляющий переменную;

[M:N] – значение разрядности переменной в битах от N до M;

X – имя переменной.

Решим следующую задачу. Объявлены две переменные Х1 и Х2. В данных переменных хранятся числа 5 и 10 соответственно. Требуется сложить эти переменные и вывести результат на выходной порт «Y».

module LAB (Y);

output wire [7:0]Y;

reg[3:0]x1=5;

reg[3:0]x2=10;

assign Y=x1+x2;

endmodule

Кроме сложения в языке описания аппаратуры Verilog существуют и другие арифметические операции. Список доступных арифметических операций приведен в таблице 2.1.

Табл. 2.1. Арифметические операции

№	Обозначение	Наименование операции
1	+	Сложение
2	-	Вычитание
3	*	Умножение
4	/	Деление
5	%	Остаток от деления