Принцип однородности памяти 11 страница

Режим обмена информацией – симплексный, полудуплексный, дуплексный, мультиплексный.

• Для случая связи двух абонентов в симплексном режиме лишь один из двух абонентов может инициировать в любой момент времени передачу информации по интерфейсу. Симплексный (односторонний) режим предусматривает только одно направление передачи информации (во встречном направлении передаются только вспомогательные сигналы интерфейса).
• Для случая связи двух абонентов в полудуплексном режиме любой абонент может начать передачу информации другому абоненту, если линия связи интерфейса при этом оказывается свободной. Полудуплексный режим позволяет передавать информацию в разных направлениях поочередно, при этом интерфейс имеет средства переключения направления канала.
• Для случая связи двух абонентов в дуплексном режиме каждый абонент может начать передачу информации другому в произвольный момент времени. Дуплексный режим позволяет по одному каналу связи одновременно передавать информацию в обоих направлениях. Он может быть асимметричным, если значения пропускной способности в разных направлениях существенно различаются, или симметричным.
• В случае связи нескольких абонентов в мультиплексном режиме в каждый момент времени связь может быть осуществлена между парой абонентов в любом, но единственном направлении от одного из абонентов к другому.

Связность интерфейса – односвязный, многосвязный интерфейс.

Связность определяется числом путей передачи информации между отдельными устройствами системы.

• В односвязном интерфейсе существует только единственный путь передачи информации между двумя устройствами системы.
• Многосвязный интерфейс позволяет устройствам обмениваться информацией по нескольким независимым путям. Многосвязность интерфейсов требует дополнительной аппаратуры, но повышает надежность и живучесть МПС, обеспечивает возможность автоматической реконфигурации системы при выходе из строя отдельных устройств.

Приведенные признаки позволяют характеризовать только определенные аспекты организации интерфейсов. Более полные характеристика и классификация интерфейсов могут быть получены на основе совокупности нескольких основных признаков:

• функциональное назначение;
• логическая и функциональная организации;
• физическая реализация.

В соответствии с функциональным назначением интерфейсы можно разделить на следующие основные классы:

• системные (или машинные);
• периферийных устройств;
• мультимикропроцессорных систем;
• распределенных вычислительных систем.

Системные интерфейсы предназначены для организации связей между составными компонентами МПС, т.е. непосредственно для построения системы и связи с внешней средой.

Интерфейсы периферийного оборудования выполняют функции сопряжения МПС с различным периферийным оборудованием: УВВ, ВЗУ, измерительными приборами, исполнительными устройствами, аппаратурой передачи данных и т.п. Интерфейсы периферийного оборудования представляют самый большой класс систем сопряжения, что объясняется широкой номенклатурой и разнообразием периферийного оборудования. Интерфейсы периферийного оборудования подразделяются на интерфейсы периферийных устройств и приборные интерфейсы. Интерфейс периферийных устройств служит для подключения к системному интерфейсу МПС различных по принципу действия периферийных устройств, каждое из которых имеет стандартный интерфейс. Под приборным интерфейсом понимается совокупность неунифицированных сигналов, которая обеспечивает обмен информацией и управление некоторым конкретным прибором. Функциональное назначение интерфейса периферийных устройств и приборного интерфейса одно и то же – связь МПС с периферийным оборудованием (например, УВВ или с объектом управления). Но в первом случае эта связь осуществляется на основе уже стандартного решения, а во втором – произвольно выбранного разработчиком.

Интерфейсы мультимикропроцессорных систем представляют собой в основном магистральные системы сопряжения, ориентированные на объединение в единый комплекс нескольких процессоров, модулей памяти, контроллеров ВЗУ, ограниченно размещенных в пространстве. В группу интерфейсов мультимикропроцессорных систем входят в основном внутриблочные, процессорно-независимые системы сопряжения. Характерным их отличием от обычных магистральных интерфейсов является техническая реализация функций селекции и координации, что позволяет подключать к ним один или несколько процессоров. Этот класс интерфейсов отличают высокая пропускная способность и минимальное время доступа процессора к общей памяти.

Интерфейсы распределенных вычислительных систем предназначены для интеграции средств обработки информации, размещенных на значительном расстоянии, и ориентированы на использование в системах различного функционального назначения. Обычно это системы сопряжения с последовательной передачей информации магистральной или кольцевой структуры. Этот класс интерфейсов в зависимости от назначения разделяется на группы интерфейсов:

• локальных вычислительных сетей (с длиной магистрали от десятков метров до нескольких километров);
• распределенных систем управления;
• территориально и географически распределенных сетей ЭВМ (с длиной линии более десяти километров).

Интерфейс локальной вычислительной сети используется для включения встраиваемой МПС в локальную вычислительную сеть, которая представляет собой систему рабочих станций на базе персональных компьютеров и программируемых контроллеров, связанных между собой каналами передачи данных и территориально расположенных, как правило, в пределах одного здания. Локальные вычислительные сети на уровне распределенных систем управления наиболее часто встречаются при решении задач промышленной автоматизации. Поэтому для таких локальных сетей чаще используется термин «промышленная сеть». Промышленные интерфейсы связи используют протоколы, отличные от локальных и глобальных вычислительных сетей. Компании, специализирующиеся в области средств автоматизации, разрабатывают собственные стандарты (например, Profibus фирмы Siemens.). Но в основе всех промышленных сетей лежит последовательный интерфейс.

Классификация интерфейсов по логической и функциональной организации выполняется раздельно для информационного и управляющего каналов по следующим основным признакам.

Информационный канал
Структура шин	Магистральная, цепочечная, комбинированная
Виды совмещения шин	Полное разделение, совмещение (частичное, полное)
Режимы передачи	Однонаправленный (симплексный), двунаправленный (полудуплексный, дуплексный)
Способ обмена данными	Последовательный, параллельный
Управляющий канал
Структура управления	Централизованная, децентрализованная
Принципы селекции	Последовательный (опрос, адресное сканирование), параллельный (сравнение приоритета, адресное сканирование), временная селекция
Принципы обмена данными	Синхронный (по фронту, по фронту и срезу), асинхронный

По физической реализации (конструктивному исполнению) интерфейсы могут быть разделены на четыре категории:

• межблочные, обеспечивающие взаимодействие компонентов на уровне прибора, автономного устройства, блока, стойки, шкафа;
• внутриблочные, обеспечивающие взаимодействие на уровне плат, субблоков;
• внутриплатные, обеспечивающие взаимосвязь между интегральными схемами (СИС, БИС, СБИС) на печатной плате;
• внутрикорпусные, обеспечивающие взаимодействие компонентов внутри СБИС.

Межблочное сопряжение реализуется на уровне следующих конструктивных средств: коаксиального и оптоволоконного кабеля, многожильного плоского кабеля (шлейфа), многожильного кабеля на основе витой пары проводов. Внутриблочное сопряжение печатных плат, субблоков выполняется печатным способом или накруткой витой парой проводов внутри блока, стойки, шкафа.

50. Организация параллельной передачи данных.

Параллельные интерфейсы характеризуются тем, что в них для передачи бит в слове используются отдельные сигнальные линии, и биты передаются одновременно. Параллельная передача данных между МПС и ПУ является по своей организации наиболее простым способом обмена. Для организации параллельной передачи данных помимо шины данных, количество линий в которой равно числу одновременно передаваемых битов данных, используется минимальное количество управляющих сигналов.

В простейшем случае в контроллере параллельного интерфейса, обеспечивающем передачу данных в периферийное устройство (рис. 77), в шине связи с ПУ используются всего два управляющих сигнала – Выходные данные готовы и Данные приняты.

Рисунок 77 – Контроллер параллельного интерфейса, обеспечивающий передачу данных в ПУ

Для формирования управляющего сигнала Выходные данные готовы и приема из ПУ управляющего сигнала Данные приняты в контроллере используется одноразрядный адресуемый регистр состояния и управления SCR. Одновременно с записью очередного слова данных из шины данных системной магистрали в адресуемый регистр данных DR контроллера (по команде вывода) в регистр состояния и управления записывается логическая единица. Тем самым формируется управляющий сигнал Выходные данные готовы в шине связи с ПУ.

ПУ, приняв слово данных, управляющим сигналом Данные приняты обнуляет регистр состояния и управления контроллера. При этом формируется признак готовности ПУ к обмену, который может быть принят МП по одной из линий шины данных системной магистрали посредством стандартной операции ввода (чтение регистра состояния и управления).

Логика управления контроллера обеспечивает селекцию адресов регистров контроллера, прием управляющих сигналов системной магистрали и формирование на их основе внутренних управляющих сигналов контроллера. Для сопряжения регистров контроллера с шинами адреса и данных системной магистрали в контроллере используются приемники шины адреса и приемопередатчики шины данных.

Алгоритм обмена со стороны МП с использованием такого контроллера включает два шага:

1. МП проверяет готовность ПУ к приему данных, путем чтения регистра состояния и управления контроллера;
2. если ПУ готово к приему данных (логический 0 в регистре SCR), то МП выводит данные в регистр данных контроллера. Иначе повторяется шаг 1.

Организация простого контроллера параллельного интерфейса, обеспечивающего прием данных из ПУ, показана на рис. 78. В этом контроллере при взаимодействии с периферийным устройством также используются два управляющих сигнала – Данные от ПУ готовы и Данные приняты.

Рисунок 78 – Контроллер параллельного интерфейса, обеспечивающий прием данных из ПУ

Для формирования управляющего сигнала Данные приняты и приема из ПУ управляющего сигнала Данные от ПУ готовы также используется одноразрядный адресуемый регистр состояния и управления SCR.

ПУ сигналом Данные от ПУ готовы записывает в регистр данных DR контроллера очередное слово данных. Этим же сигналом устанавливается в единицу регистр состояния и управления SCR. При этом формируется признак готовности ПУ к обмену, который может быть принят МП по одной из линий шины данных системной магистрали посредством стандартной операции ввода (чтение регистра состояния и управления). Тем самым контроллер извещает процессор о готовности данных в регистре DR. Процессор читает слово данных из регистра данных контроллера и обнуляет регистр состояния и управления SCR. При этом формируется управляющий сигнал Данные приняты в шине связи с ПУ.

Логика управления контроллера и приемопередатчики шин системной магистрали выполняют те же функции, что и в контроллере вывода.

Алгоритм обмена со стороны МП с использованием такого контроллера включает два шага:

1. МП проверяет наличие данных в регистре данных контроллера DR, путем чтения регистра состояния и управления контроллера;
2. если данные готовы (логическая 1 в регистре SCR), то МП считывает данные из регистра данных контроллера. Иначе повторяется шаг 1.

Как видно из рассмотренных примеров, для приема или передачи одного слова данных микропроцессору необходимо выполнить всего несколько команд, время осуществления которых и определяет максимально достижимую скорость обмена данными при параллельной передаче. При этом время обработки слова данных в электронных схемах контроллера можно не учитывать, так как оно существенно меньше времени выполнения одной команды процессора. Таким образом, при параллельной передаче обеспечивается скорость обмена, ограниченная только быстродействием ПУ.

Простота реализации и относительно высокая скорость обмена, присущие параллельной передаче данных, обеспечили широкое распространение этого способа обмена с ПУ в микропроцессорных системах.

51. Организация последовательной передачи данных.

Последовательный интерфейс для передачи данных использует одну сигнальную линию, по которой информационные биты передаются друг за другом последовательно. Последовательная передача данных может осуществляться в асинхронном или синхронном режимах.

Использование последовательных линий связи для обмена данными с ПУ возлагает на контроллеры ПУ дополнительные по сравнению с контроллерами для параллельного обмена функции. Во-первых, возникает необходимость преобразования формата данных: из параллельного формата, в котором они поступают в контроллер ПУ из системной магистрали микропроцессорной системы, в последовательный при передаче в ПУ и из последовательного в параллельный при приеме данных их ПУ. Во-вторых, требуется обеспечить побитную и покадровую синхронизацию. Побитная синхронизация необходима для правильного приема передаваемых битов, покадровая синхронизация – для выделения сообщения из принятой последовательности битов.

Синхронная последовательная передача данных

В синхронном режиме параллельно с передачей по линии данных последовательности информационных битов по линии синхросигналов передается последовательность синхроимпульсов, что позволяет, как правило, повысить скорость передачи и решить проблемы побитной синхронизации передатчика и приемника при передаче длинных информационных сообщений.

Покадровая синхронизация в синхронном режиме осуществляется использованием специальных кодовых последовательностей (флагов или специальных знаков) в общем случае в начале и конце кадра. Поскольку в синхронном режиме информационные биты сообщения передаются непрерывным потоком, то для кодирования и декодирования кадров используют специальные договоренности по форматам кадров (протоколам обмена).

Восьмиразрядный буферный регистр контроллера DXR служит для временного хранения байта данных до его загрузки в сдвиговый регистр. Запись байта данных в буферный регистр из шины данных системной магистрали производится так же, как и в параллельном интерфейсе, только при наличии единицы в одноразрядном адресуемом регистре состояния контроллера SR. Единица в регистре состояния указывает на готовность контроллера принять очередной байт в буферный регистр. При записи очередного байта в буферный регистр DXR обнуляется регистр состояния SR.

Преобразование данных из параллельного формата, в котором они поступили в буферный регистр контроллера из системной магистрали, в последовательный и передача их в линию связи производится в сдвиговом регистре с помощью генератора тактовых импульсов и двоичного трехразрядного счетчика. Последовательная линия связи контроллера с ПУ подключается к выходу младшего разряда сдвигового регистра. По очередному тактовому импульсу содержимое сдвигового регистра сдвигается на один разряд вправо и в линию связи Данные выдается значение очередного разряда. Одновременно со сдвигом в ПУ передается по отдельной линии Синхронизация тактовый импульс. Таким образом, каждый передаваемый по линии Данные бит информации сопровождается синхронизирующим сигналом по линии Синхронизация, что обеспечивает его однозначное восприятие на приемном конце последовательной линии связи.

Количество переданных в линию бит информации подсчитывается счетчиком. Как только содержимое счетчика становится равным 7, т.е. в линию переданы 8 бит (один байт) информации, формируется управляющий сигнал Загрузка, обеспечивающий запись в сдвиговый регистр очередного байта из буферного регистра. Этим же управляющим сигналом устанавливается в 1 регистр состояния. Очередным тактовым импульсом счетчик будет сброшен в 0, и начнется очередной цикл выдачи восьми битов информации из сдвигового регистра в линию связи.

Синхронная последовательная передача отдельных битов данных в линию связи должна производиться без какого-либо перерыва, и следующий байт данных должен быть загружен в буферный регистр из микропроцессора за время, не превышающее времени передачи восьми битов информации из сдвигового регистра в линию связи.

При записи байта данных в буферный регистр обнуляется регистр состояния контроллера. Нуль в этом регистре указывает, что в линию связи передается байт данных из сдвигового регистра, а следующий передаваемый байт данных загружен в буферный регистр.

Буферный регистр контроллера DRR служит для временного хранения байта данных, поступившего из сдвигового регистра. Чтение байта данных микропроцессором из буферного регистра производится так же, как и в параллельном интерфейсе. Единица в регистре состояния контроллера SR указывает на готовность контроллера передать очередной байт данных в системную магистраль.

Данные, поступающие из линии связи в последовательном коде, преобразуются в контроллере в параллельный код с помощью сдвигового регистра и трехразрядного двоичного счетчика тактовых импульсов. Входная последовательная линия связи Данные подключается в контроллере к последовательному входу сдвигового регистра, а входная линия Синхронизация – на управляющий вход Сдвиг сдвигового регистра и на вход счетчика тактовых импульсов. По очередному тактовому сигналу, поступившему от синхрогенератора ПУ по линии Синхронизация, производятся сдвиг содержимого сдвигового регистра на один разряд влево и запись очередного бита данных из линии связи Данные в младший разряд этого регистра. Одновременно увеличивается на единицу содержимое счетчика тактовых импульсов. Как только содержимое счетчика становится равным 7, т.е. в сдвиговый регистр приняты последовательно восемь битов информации, формируется управляющий сигнал Запись, который обеспечивает запись в буферный регистр очередного принятого байта из сдвигового регистра. Этим же управляющим сигналом устанавливается в 1 регистр состояния.

За время приема в сдвиговый регистр следующих восьми битов информации байт данных из буферного регистра должен быть передан в шину данных системной магистрали. При этой передаче обнуляется регистр состояния контроллера, и нуль в этом регистре означает, что в сдвиговый регистр принимается из линии связи очередной байт информации.

Асинхронная последовательная передача данных

Организация асинхронного последовательного обмена данными с ПУ осложняется тем, что на передающей и приемной сторонах последовательной линии связи используются настроенные на одну частоту, но физически разные генераторы тактовых импульсов и, следовательно, общая синхронизация отсутствует. Для обеспечения синхронизации информация передается в виде посылки (кадра), которая включает стартовый бит, равный нулю, биты передаваемых данных, возможно, бит паритета (четности) и один или два единичных стоповых бита (рис. 81).

D0

D1

D2

D3

D4

D5

D6

D7

P

Стоповые биты

Стартовый бит

Биты данных

Бит паритета

Стоповые биты

Рисунок 81 – Формат кадра при асинхронном последовательном обмене

Побитная синхронизация приемника и передатчика осуществляется по стартовому биту и затем поддерживается абонентами в течение времени передачи кадра стабильностью тактовых частот генераторов передатчика и приемника, частоты которых, как правило, минимум в 16 раз превышают частоту передачи данных. С учетом этих обстоятельств, скорость передачи в асинхронном режиме ниже, чем в синхронном режиме.

Процесс передачи байта данных начинается с того, что процессор по команде вывода записывает передаваемый байт в буферный регистр DXR. Одновременно с этим происходит сброс регистра состояния, что снимает блокировку с делителя частоты. Делитель частоты начинает подсчитывать импульсы генератора тактовой частоты и в момент приема шестнадцатого тактового импульса вырабатывает импульс сдвига. При этом на выходную линию контроллера Данные выдается значение стопового бита (состояние 1). Импульс сдвига изменит состояние счетчика импульсов сдвига на 0 и сформируется сигнал Загрузка. Передаваемый байт переписывается в разряды 1, …, 8 сдвигового регистра, при этом в нулевой разряд сдвигового регистра записывается 0 (стартовый бит), а в разряды 9 и 10 – единицы (стоповые биты). На выходной линии контроллера Данные появится состояние 0 (значение стартового бита), которое будет поддерживаться до тех пор, пока не будет выработан очередной импульс сдвига. Импульс сдвига изменит состояние счетчика импульсов сдвига на 1 и перепишет в нулевой разряд сдвигового регистра первый информационный бит передаваемого байта данных. Состояние, соответствующее значению этого бита, будет поддерживаться на линии Данные до следующего импульса сдвига.

До прихода стартового бита по линии «Данные» в контроллер для асинхронного приема данных поступает уровень единицы. Этот уровень обеспечивает выработку сигнала, запрещающего работу делителя частоты генератора тактовых импульсов. Действительно, после приема предыдущего байта данных счетчик импульсов сдвига (счетчик по mod 9) находится в нулевом состоянии и на схему И поступают два единичных сигнала: со счетчика сдвигов и из линии «Данные». На выходе схемы И формируется сигнал блокировки делителя частоты тактового генератора, запрещающий формирование импульсов сдвига.

В момент смены стопового бита на стартовый (момент начала передачи нового кадра) на линии Данные появится уровень 0 и тем самым будет снят сигнал блокировки делителя частоты. После приема восьми тактовых импульсов на выходе разряда 3 делителя частоты появится сигнал, поступающий на входы сдвигового регистра и счетчика импульсов сдвига. Так как частота сигналов генератора тактовых импульсов приемника должна совпадать с частотой генератора тактовых импульсов передатчика, то сдвиг сдвигового регистра (т.е. прием очередного бита из линии Данные) произойдет примерно на середине временного интервала, отведенного на передачу бита данных, т.е. времени, необходимого для выработки 16 тактовых импульсов. Это делается для уменьшения вероятности ошибки из-за возможного различия частот тактовых генераторов передатчика и приемника, искажения формы передаваемых сигналов (переходные процессы) и т.п. Следующий сдвиг произойдет после прохождения 16 тактовых импульсов, т.е. на середине временного интервала передачи первого информационного бита.

При приеме в сдвиговый регистр девятого бита кадра (восьмого информационного бита) из него выдвинется стартовый бит и, следовательно, в сдвиговом регистре будет размещен весь принятый байт информации. В этот момент счетчик импульсов сдвига перейдет в нулевое состояние и на его выходе будет выработан единичный сигнал, по которому:

• содержимое сдвигового регистра перепишется в буферный регистр;
• в регистр состояния запишется 1, и он будет информировать процессор об окончании приема очередного байта;
• схема И подготовится к выработке сигнала блокировки делителя частоты, который сформируется после прихода первого стопового бита.

Получив сигнал готовности в регистре состояния, процессор по команде ввода прочитает принятый байт данных.

52. Основы проектирования микропроцессорных систем: цикл проектирования МПС, средства разработки и отладки МПС.

В основе стратегии проектирования лежит функциональная декомпозиция. Для системы в целом и ее блоков используется концепция «черного ящика». Для «черного ящика» разрабатывается функциональная спецификация, включающая внешнее описание блока (входы и выходы) и внутреннее описание – функцию или алгоритм работы: F = Ф(Х, t), где Х – вектор входных величин, F – вектор выходных величин, t – время. При декомпозиции функция Ф разбивается на более простые функции Ф1-ФK, между которыми должны быть установлены определенные связи, соответствующие принятому алгоритму реализации функции Ф. Переход от функции к структуре – синтез. Декомпозиция функций блоков выполняется до тех пор, пока не получатся типовые функции, каждая из которых может быть реализована элементами выбранного уровня иерархии.

Процесс проектирования – многоуровневый, многошаговый и итерационный, с возвратами назад и пересмотром ранее принятых решений.

Такая методология проектирования отображает процесс проектирования «сверху-вниз»: от технического задания до электрических схем, файлов прошивки ПЗУ и конфигурации программируемых приборов, а также конструкции устройства в целом.

Приведенное выше описание процесса проектирования относится к каждому уровню проектирования. При этом декомпозиция заканчивается при получении типовых функций, соответствующих выбранному уровню иерархии. Так, на верхнем уровне (при многоплатной реализации) декомпозиция заканчивается при представлении проекта в виде отдельных плат, на следующем уровне – в виде отдельной платы, еще ниже декомпозиция осуществляется до реализации функций при помощи той или иной микросхемы.

Традиционным является разбиение процесса проектирования на следующие этапы:

системное проектирование;

структурно-алгоритмическое проектирование;

функционально-логическое проектирование;

конструкторско-технологическое проектирование.

На этапе системного проектирования определяется архитектура будущей системы, состав компонентов и основные характеристики системы при таком её построении. При структурно-алгоритмическом проектировании определяются алгоритмы функционирования аппаратных и программных компонентов системы. На этапе функционально-логического проектирования разрабатываются функциональные и принципиальные электрические схемы, программы, подготавливаются тестовые и контрольные данные. На конструкторском этапе производится привязка элементов проекта к конструктивным элементам.

Тесное взаимодействие аппаратных и программных средств в микропрцессорных системах находит свое отражение в концепции сопряженного проектирования аппаратно-программных систем – (Hardware-Software Codesign).

Основа методологии сопряженного проектирования – параллельная взаимосвязанная проработка программных и аппаратных средств, что обеспечивает создание наиболее эффективных конфигураций при сокращении времени разработки. Концепция сопроектирования предполагает решение следующих вопросов:

анализ задачи и ее разделение на фрагменты, безусловно назначаемые к исполнению программно, безусловно исполняемые в аппаратуре, и фрагменты, которые могут быть назначены как в аппаратную, так и в программную части таким образом, чтобы максимизировать показатель качества системы в целом в зависимости от имеющихся ресурсов. Процедуру такого предварительного распределения весьма сложно формализовать. Рекомендуется назначать в программную часть сравнительно редко выполняемые фрагменты и фрагменты, требующие больших аппаратных ресурсов, например, содержащие операции арифметики с плавающей запятой. К безусловно аппаратным относят обычно операции непосредственного управления периферией;

создание библиотеки возможных исполнителей алгоритмов, типичных для предполагаемой области применения. Каждый объект такой библиотеки представляет некоторую задачу и включает несколько вариантов программной реализации, а также несколько вариантов аппаратной реализации. Эти варианты сопровождаются количественными характеристиками возможных реализаций, таких как время исполнения, затраты памяти, используемые ресурсы микросхем;

выбор оптимального сочетания исполнителей частей задачи исходя из определенной целевой функции, ограничений и характеристик задачи. Обычно за критерий оптимизации принимается время исполнения задачи. Имеющиеся ресурсы (например, память) выступают как ограничения. Задача поиска оптимума является дискретной оптимизационной задачей;

разработка соответствующего интерфейса между процессором и блоками, включаемыми в аппаратную часть системы.

Основным достоинством такой совмещенной процедуры является сокращение требуемого времени проектирования.

Структура алгоритма проектирования

Укрупненная структура алгоритма проектирования микропроцессорной системы показана на рис. 108.