Архітектура процесорного ядра

З погляду програміста AVR є 8-розрядний RISC мікроконтролером, що має швидкий Гарвардський процесор, пам'ять програм, пам'ять даних, порти введення/виведення і різні інтерфейсні схеми (див.рис.1). Гарвардська архітектура AVR реалізує повне логічне і фізичне розділення не тільки адресних просторів, але і інформаційних шин для звернення до пам'яті програм і до пам'яті даних, причому способи адресації і доступу до цих масивів пам'яті також різні. Подібна побудова вже ближче до структури цифрових сигнальних процесорів і забезпечує істотне підвищення продуктивності. Центральний процесор працює одночасно як з пам'яттю програм, так і з пам'яттю даних; розрядність шини пам'яті програм розширена до 16 біт. Наступним кроком на шляху збільшення швидкодії AVR є використання технології конвейєризації, унаслідок чого цикл "вибірка - виконання" команди помітно скорочений. Наприклад, у мікроконтролерів сімейства MCS51 коротка команда виконується за 12 тактів генератора (1 машинний цикл), протягом якого процесор послідовно прочитує код операції і виконує її. У PIC-контроллерах фірми Microchip, де вже реалізований конвейєр, коротка команда виконується протягом 8 періодів тактової частоти (2 машинних циклу). За цей час послідовно дешифрується і прочитується код операції, виконується команда, фіксується результат і одночасно прочитується код наступної операції (однорівневий конвейєр). Тому в загальному потоці команд одна коротка команда реалізується за 4 періоди тактової частоти або за один машинний цикл. У мікроконтролерах AVR теж використовується однорівневий конвейєр при зверненні до пам'яті програм і коротка команда в загальному потоці виконується, як і в PIC-контроллерах, за один машинний цикл. Головна ж відмінність полягає в тому, що цей цикл у AVR складає всього один період тактової частоти. Для порівняння, на рис.2 приведені часові діаграми при виконанні типової команди для різних микроконтроллерных платформ.