Конвейерная архитектура

Данная архитектура позволяет повысить разрядность full flash АЦП путем реализации алгоритма преобразования в несколько этапов (рисунок 2.4). Здесь входное напряжение сохраняется в схеме выборки и хранения, после чего M-битный АЦП производит грубую оценку входного сигнала (получение старших M битов). ЦАП затем преобразует цифровой код в аналоговый сигнал, который вычитается из входного сигнала. Остаток после усиления преобразуется в АЦП для получения младших N битов.

Рисунок 2.4 – Структурная схема конвейерного АЦП

При использовании восьмиразрядных АЦП параллельного преобразования, такой подход позволяет получить 16-битный АЦП. При этом число компараторов составляет 510. Реализация 16-битного АЦП параллельного преобразования потребовала бы 65536 компаратора. В общем случае можно использовать K АЦП, включенных в последовательность (рисунок 2.5). Время, затраченное на алгоритм преобразования, при этом составляет (K+1) циклов, включая цикл выборки входного напряжения.

Рисунок 2.5 – K-этапная конвейерная архитектура

Бесконечное увеличение разрядности данной архитектуры ограничено сложностями согласования характеристик составных элементов. Каждое преобразование сигнала «аналоговый → цифровой → аналоговый» дает погрешность в вычислении остатка. С увеличением числа этапов, соответственно, растет погрешность.