Дополнительные примеры с решениями

 

3(1)

Глава 10

 

                                                     117

 

                                           10.11. Дополнительные примеры с решениями

 

В данном параграфе представлены примеры, решение которых тре­бует применения интегральных микросхем счётчиков и делителей частоты совместно с ИМС иного функционального назначения (компараторы, де­шифраторы, триггеры, мильтиплексоры и др.), а также примеры на приме­нение методов проектирования счётчиков, рассмотренных в параграфе 10.8 и в приложении к главе10.

Пример 1. С использованием двоичных счётчиков и других ИМС постройте схему, реализующею управление циклическим опросом восьми измерительных преобразователей температуры в напряжение. Преобразо­ватели П₀, П₁,...,П₇ выполнены в виде четырёхплечих мостов, не имею­щих друг с другом общих точек. Выходное напряжение U₀, U₁,...,U₇ пре­образователей П₀,...,П₇ изменяются в диапазоне от -0,1В до +9В. Про­ектируемая схема должна осуществлять передачу информационных сиг­налов в двухпроводную линию связи. Продолжительность опроса одного преобразователя составляет 50 мкс.

Решение

1. Полагаем, что преобразователи П₀, П₁,...,П₇ имеют двоичные адреса {000}, {001},…,{111}. Тогда при подаче на вход счётчика счётных импульсов с частотой f, равной

может быть выполнено последовательное формирование двоичных адре­сов преобразователей П₀,...,П₇ в циклическом режиме, так как указан­ные адреса повторяются на выходах счётчика после подсчёта каждых восьми импульсов. Где Т - время фиксации каждого двоичного адреса (продолжительность опроса одного преобразователя П_j). При этом цикл опроса всех датчиков равен      Т_ц= 8Т = 8 · 50 = 400 мкс.

2. Мостовые преобразователи П₀, П₁,...,П₇ имеют по две выходные линии X_j и Y_j соответственно. Где j  {0,1,2...,7}. Для коммутации ука­занных линий могут быть применены аналоговые восьмиканальные

 

                                                                                    119

 

                                       120

мультиплексоры КМОП серии ИМС К561, либо К564 так как они сраба­тывают с задержкой не превышающей 400 мкс, а их входное напряжение находятся в пределах от -0.2В до (Е_п +0,2)В при допустимом диапазо­не напряжения питания Е_п=(3,…,15)В, что перекрывает диапазон на­пряжений U₀,...,U₇, формируемых преобразователями П₀,...,П₇. При этом коммутация линий X_j и Y_j, принадлежащих одному и тому же пре­образователю, может быть реализована с помощью двух разных микро­схем мультиплексоров с идентичной их адресацией

3. С учётом изложенного выше проектируемая схема приобретает вид, показанный на рис.10.46. В данной схеме генератор G генерирует не­прерывную последовательность импульсов с частотой 20 кГц, которая по­ступает на счётный вход суммирующего счётчика К561ИЕ10 (DD1). На выходах счётчика {Q₄,Q₂, Q₁} адрес опрашиваемого преобразователя из­меняется на +1 после каждого счётного импульса в пределах одного цик­ла опроса. Затем адресные двоичные комбинации {Q₄,Q₂,Q₁} повторя­ются. Выходы {Q₄,Q₂, Q₁} счётчика (DDl) соединены с адресными вхо­дами мультиплексоров К561КП2 (DD2) и (DD3), на информационные входы которых поступают сигналы X_j, Y_j от преобразователей П₀,...,П₇. Таким образом, к двухпроводной линии связи в любой момент времени оказывается подключённым один из измерительных преобразова­телей П₀, П₁,...,П₇, а в течение цикла опроса Т_ц = 400 мкc оказываются опрошенными все восемь преобразователей.

Пример 2. Спроектируйте схему, формирующую на своём выходе импульсную последовательность сигналов с частотой f_вых = 10Гц при по­даче на её вход импульсов с частотой f_вх = 581250Гц. Амплитуда входных и выходных сигналов должна быть не менее 9В.

Решение

1. В соответствии с условиями задачи проектируемая схема должна выполнять деление частоты входных импульсов с коэффициентом деления К_д, равным

 

 

2. Из известных ИМС делителей частоты (см. таблицу 10.13) наибо­лее высокий коэффициент деления К_дшах = 21327 имеют программируе­мые интегральные микросхемы КА561ИЕ15А,Б (КР564ИЕ15В), что не­достаточно для обеспечения заданного коэффициента деления частоты, равного 58125. Поэтому для построения проектируемой схемы применим ИМС типа КА561ИЕ15Б совместно со счётчиком на двух JK - триггерах, модуль счёта которого К = 3. Тогда ИМС КА561ИЕ15Б должна быть за­программирована на реализацию коэффициента деления К′_д, равного

 

3. Выполним действия, необходимые для программирования ИМС КА561ИЕ15Б на её работу в режиме деления частоты с коэффициентом деления К′_д = 19375:

• Разложение К′_д по модулю М = 8 даёт

К′_д =19375 = 8·2421 + 7

 Откуда имеем: Р₅ =7 и {J₃J₂J₁} = {111}

• в  соответствии с представленным выше разложением число ты­сяч равно 2. Однако из таблицы 10.14 видно, что для отображения множи­теля тысяч Р₁ предусмотрен при М = 8 только один двоичный разряд J₄. Поэтому принимаем P₁ = 1 => {J₄} = 1, а "избыточную" тысячу переносим в разряд сотен, увеличивая их множитель Р₂ на 10, То есть, имеем

Р₂ =10 +4 = 14 => {J₁₆J₁₅J₁₄J₁₃} = {1110}

•••Множитель десятков Р₃ = 2 => {J₁₂J₁₁J₁₀J₉} = {0010} и мно­житель единиц Р₄ =1=>{J₈J₇J₆J₅} = {0001} определяется непосредст­венно из разложения К′_д.

•••• Для реализации режима деления частоты с модулем М = 8 на входы L и {K₃K₂K₁} ИМС КА561ИЕ15Б должны быть поданы сле­дующие сигналы (см. таблицу 10.14):

122

L = 0; {К₃К₂К,} = {100}

• • • • • В соответствии с соотношением (10.54) имеем

                             К′_д=М(10³Р₁ + 10²·Р₂ + 10¹·Р₃+Р₄) + Р₅=8(10^3·1 + 10^2·14+10¹·2 + 1) +7 = 19375

4. Проектируемая схема представлена на рис. 10.47. Она состоит из двух блоков, соединённых каскадно:

• делителя частоты КА561ИЕ15Б (DD1), запрограммированного на работу с коэффициентом деления К′_д равным 19375

• суммирующего синхронного двоичного счётчика, выполненного на двух JK - триггерах К561ТВ1 (DB2.1; DD2.2) с модулем счёта К = 3. При этом модуль счета К = 3 получен за счёт введения обратной связи с выхода  триггера DD2.2 на J –вход триггера DD2.1.

5. Коэффициент деления К_д схемы рис. 10.47 равен

К_д = К΄_д · К = 19375 • 3 = 58125

6. Для обеспечения амплитуды выходных импульсов U_вых.m 9 В напряжение питания Е_п ИМС DD1, DD2 принято равным 10В.

7. (Для самостоятельного решения). Не изменяя структуру по­строения схемы рис. 10.47, выполните действия, в результате которых на её выходе F_вых будет формироваться последовательность импульсов с часто­
той f_вых равной

•    8,33 Гд;

• • 7,14 Гц;

• • • 10 Гц.

В каждом из указанных случаев частота входных импульсов f_вх ос­таётся неизменной и равной 375 кГц.

123

Пример 3. Разработайте схему устройства, формирующего на своих выходах F_A, F_b, F_c трёхфазную систему напряжений U_A, U_b, U_c. Назначение схемы: работа в цепях управления трёхфазными автономными инверторами напряжения и тока; работа на трёхфазную шину управления матрицами ПЗС и др. Формирование напряжений U_A, U_B, U_c должно удовлетворять следующим условиям:

• В течение полупериода трёхфазной системы напряжений напряжение Uj должно соответствовать "единичному" логическому уровню, а в течение следующего полупериода  "нулевому" логическому уровню. Где j {A,B,C}.

• Напряжения U_A, U_b, U_c, должны иметь точную фазировку, определяемую сигналами тактового генератора G.

• Между напряжениями U_A, U_b, U_c, должен реализоваться взаимный сдвиг по фазе на ⅓ периода Т трёхфазной системы напряжений.

Решение

1. Анализ условий поставленной задачи показывает, что для точной фазировки напряжений U_a, U_b, U_c между частотой f трёхфазной системы напряжений и частотой тактового генератора f_G должно выдерживаться следующее соотношение:

                 f_G = 6·f.

С учётом этого для построения проектируемого устройства целесообразно использовать счётчик с модулем счёта К=6. В качестве такого счётчика может быть использован стандартный ТТЛ счётчик-делитель ИЕ4, который может реализовать модуль счёта К=2, К=6, К=12.

2. Для обоснования дальнейших этапов проектирования устройства построим временные диаграммы работы счётчика во взаимной их привязке к временным диаграммам тактового генератора G и трёхфазной системы напряжений U_A, U_B, Uc. Указанные временные диаграммы приведены на рис.10.48.

3. На основе анализа временных диаграмм рис.10.48 построим диаграммы Вейча-Карно (см. рис. 10.49а, б, в) для логических функций F_A, F_b, F_c реализуемых на выходах проектируемой схемы в зависимости от комбинации сигналов {Q₁Q₂Q₃} выходах счётчика.

 

124

 

 4. Анализ диаграмм Вейча-Карно рис. 10.49 даёт следующие результаты:

F_A = Q₀· ₂ + _o Q₂ = Q_o ⊕ Q₂

F_B = Q_o· ₁ + ₀Q₁ = Q_o  Q₁

F_c = _{0 1 2} + _oQ₁Q₂ + Q₀Q_{1 2} + Q_{o 1}Q₂ = ₀( _{1 2} + Q₁Q₂) +

+Q₀(Q_{1 2}+ ₁Q₂) = ₀( ) + Q₀(Q₁⊕Q₂) = Q₀⊕( )

5. С учётом полученных результатов проектируемая схема принимает вид, показанный на рис.10.50. В схеме рис.10.50 применены следующие ИМС: DD1 - К155ИЕ4; DD2 - КР1533ЛП5; DD3.1 - КР1533ЛН1.

6. Примечания: 1. В счётчике DD1 выход Q₀ первой секции (делитель на 2) не соединялся со входом второй его секции (делитель на 6), выходы которой Q₁ и Q₂ являются выходами фрагмента счётчика с модулем К=3.

2. При формировании логического уравнения для выходного сигнала Fc мы исходим из необходимости построения логической части схемы проектируемого устройства на однотипных элементах с минимальным количеством корпусов ИМС.

7. (Для самостоятельного решения). Разработайте схему устройства, аналогичного по реализуемым функциям устройству рис.10.50, используя при этом реверсивный двоичный счётчик типа КР1554ИЕ7
1СР1533ИЕ7). Постройте временные диаграммы работы устройства при прямом и обратном счёте счётчика. Проанализируйте, что происходит с трёхфазной системой напряжений U_A, U_b, U_c при реверсировании управления счёта.

125

Пример 4. Разработайте устройство формирующее на его выходах Y₁, Y₂ последовательности импульсных сигналов с частотами f₁,f₂ в соответст­вии с таблицей 10.19. Где f₁ - частота сигналов Y₁, f ₂ - частота сигналов Y₂. Управление режимом работы устройства осуществляется схемой управления (СУ) путем подачи на его входы двоичных управляющих ко­довых комбинаций {A₁,Ao}. Устройство предназначено для работы в со­ставе аппаратуры на основе ТТЛ (ТТЛШ) ИМС.

Таблица 10.19

 

 

Сигналы управления {A1,A0}	Частота сигналов Y1 и Y2
	f1, МГц	h, МГц
00	30,0	0,03
01	3,0	0,3
10	0,3	3,0
11	0,03	30,0

Решение

1. Анализ таблицы 10.19 показывает, что диапазон частот импульсных сигналов, формируемых проектируемым устройством, простирается от f_{j min} = 0.03 МГц до f_{j max} = 30 МГц. Где j   {1,2}. При этом дискретный ряд частот 0,03 МГц, 0,3 МГц, 3,0 МГц и 30,0 МГц включает частоты, отли­чающиеся от f_{j max}=30 МГц в 10;100 и 1000 раз. Поэтому принимаем вари­ант построения схемы устройства, при котором формирование сигналов наиболее высокой частоты f_{j max}=30МГц осуществляет генератор G, рабо­тающий в автогенераторном режиме, а сигналы более низких частот фор­мируются путем деления частоты f_{j max} в 10,100 и 1000 раз. Структурная

127

схема, реализующая описанный выше принцип формирошшин импульсных последовательностей с частотой 30МГц, ЗМГц, 0,3 МГц и 0,03МГц пока­зана на рис.10.51.

2. Для построения электрической схемы проектируемого устройства выбираем ИМС ТТЛШ серии КР1533, счетчики которой могут работать в режиме деления частоты при частоте тактовых сигналов 32 МГц.

3. В качестве делителя частоты с коэффициентом деления К_д=10 ис­пользуем ИМС четырехразрядных двоичных счетчиков КР1533ИЕ5. ИМС этого типа содержат 4 триггера, срабатывающие по отрицательному фронту импульса. Для получения счетчика-делителя с К_д=10 на основе КР1533ИЕ5 используем следующие внешние связи (см. рис. 10.52):

• Выход (12) счетчика-делителя на 2 соеденим со входом (1) трехраз­рядного счетчика-делителя на 8.

• Выходы (9) и (11) трехразрядного счетчика соеденим со входами (2) и (3) предустановки счетчика.

4. Коммутация заданных последовательностей импульсных сигналов со значениями частот f₁, f₂ в соответствии с таблицей 10.19 на выходы Y₁ и

128

129

 

 

 

 

 

 

Y₂ проектируемого устройства может быть выполнена с помощью сдвоен­ного мультиплексора КР1533КП12. При этом управляющие сигналы {A₁,A₀} схемы управления должны быть поданы на адресные входы муль­типлексора, а на его информационные входы должны быть поданы им­пульсные сигналы с частотой 30 МГц; 3 МГц; 0,3 МГц и 0,03 МГц в по­рядке, определяемом таблицей 10.19.

5. Схема проектируемого устройства, построенная с учетом представ­ленных выше материалов, приведена на рис. 10. 52. В данной схеме приме­нены следующие ИMC:DD1, DD2, DD3 - KP1533ИE5, DD4 - КР1533КП12.

Пример 5. Спроектируйте распределитель импульсов для схемы управ­ления регулируемым трехфазным мостовым выпрямителем. Метод управ­ления - дискретный. Частота сетевого напряжения - 400Гц. Структурная схема, реализующая дискретный метод управления, приведена на рис.10. 53. Обозначения принятые на схеме рис.10. 53:

(U_d, U_d3) - среднее значение выпрямленного напряжения и его заданное значение; f_c - частота сетевого напряжения (f_c=400Гц); f_m - частота им­пульсных сигналов генератора ГИ; m - эквивалентное число фаз выпрями­теля; U_рас - напряжение рассогласования между U_d и U_d3 (U_pac=U(U_d - U_dз); U_y - напряжение на выходе усилителя рассогласования (U_y=k_y• U_pac); Ф₁,..., Ф_м - выходы формирователей сигналов управления тиристорами VS₁,..., VS₆ выпрямителя.

Решение

1.В трехфазном мостовом выпрямителе ток нагрузки протекает всякий раз через два тиристора, один из которых расположен в катодной группе, а другой - в анодной. Проводимость каждого тиристора

130
= 2π /3,

а интервал совместной работы тиристоров при угле регулирования α=0 равен π/З. За период Т_с напряжения сетевого питания происходит шесть пе­реключений тиристоров VS₁,VS₂,...,VS₆ во время которых реализуется их включение с помощью сигналов управления, поступающих от распределителя импульсов через формирователи, и последующее выключение под действием линейного напряжения сети.

Выпрямитель работает в 6 тактов и его эквивалентное число фаз m равно

m=6.

2.С учетом изложенного в п.1 проектируемый распределитель импуль­сов должен формировать на своих выходах F₁, F₂,...,F₆ циклически повторяющиеся с частотой f_c импульсные сигналы, смещенные друг относи­тельно друга на 1/6 часть периода Т_с сетевого напряжения. При этом их длительность t_и и пауза t_п должны быть равны соответственно:

                                                                      t_и=T_c / 6                      t_п=Т_c - t_и

где                                                                  Т_с=1 / f_c=l/400=2,5•10^-3 c=2,5 мс

Откуда имеем:

                                                    t_и=2,5•10^-3 /6=4,17•10^-4=0,417мс

                                             t_п=2,5•10^-3-4,17•10^-4=2,083•10^-3c=2,083мс

3.Частота f_m импульсного генератора ГИ, тактирующего проектируемый распределитель импульсов, определяется из соотношения:

 

131

f_m= m•f_с= 6•400=2400Гц=2,4кГц

4.Анализ расчетных данных п.2 и п. 3 показывает, что проектируемый распределитель импульсов имеет сравнительно невысокое быстродейст­вие, что позволяет применить для его построения ИМС любых промыш­ленных серий ТТЛ и КМОП технологии. Для конкретизации схемного по­строения данного распределителя импульсов и в продолжение изучения ИМС серии КР1533 реализацию проектируемого устройства выполним на следующих ИМС:

• КР1533ИЕ2 - четырехразрядный двоично-десятичный счетчик,включающий две секции: счетчик - делитель на 2 и счетчик - дели­тель на 5;

• КР1533ИД7 -дешифратор-демультиплексор 3 на 8.

5.Схема проектируемого распределителя приведена на рис. 10.54, а вре­менные диаграммы, поясняющие его работу представленны на рис. 10.55.

6. (Для самостоятельного решения). Спроектируйте распределитель импульсов для схемы управления шаговым двигателем с учетом того, что он должен работать в четыре такта. Проиллюстрируйте работу распреде­лителя временными диаграммами.

Примечание: Каждому импульсу распределителя соответствует поворот ротора двигателя на фиксированный угол, а его скорость вращения про­порциональна частоте импульсов распределителя. Более подробно см., на­пример, в книге: Элементы автоматического управления и контроля/Н.И.Подлесный, В.Г.Рубанов. - К.: Вища школа. Головное изд-во. -1992. -477 с.

132

+Еп

К формиро­вателям импульсов управления тиристорами

11вых

 

 

7_ 6 Feux

Пример 6. На основе ИМС серии KP1533 разработайте цифровое устройство регулируемой задержки импульсов. Устройство должно формировать на своем выходе F_вых, импульсы U_вых, задержанные на время Т_зд относительно момента Т₀ появления на его входе F_вх запускающего импульса U₃. Значение Т_зд может изменяться в пределах от 0 до Т_зд.max=25,5мкс с шагом ∆Т_зд=0,1мкс. Величина Т_зд определяется численным значением кода управления N_y. Зависимость Т_зд от N_y должна быть линейной.

Решение

1.Построение проектируемого устройства может быть выполнено в соответствии со структурной схемой рис.10.56, включающей
генератор тактовых импульсов G, программируемый делитель частоты (ПДЧ) на основе счетчика и цифрового компаратора (см. рис. 10.26.а) и JK -триггер.

В исходном состоянии JK -триггер находится в «нулевом» состоянии (Q=0; =l), число N, зарегистрированное в счетчике программируемого делителя, равно нулю (N=0) и текущий счет тактовых импульсов запрещен «нулевым» сигналом на его входе разрешения счета ЕСТ (ECT=Q=0). После подачи запускающего импульса U₃ триггер устанавливается в «1» состояние (Q=1), в результате чего ЕСТ=1 и каждый очередной тактирующий импульс генератора G будет увеличивать число N в счетчике ПДС на единицу. Импульсный сигнал U_вых появится на выходе F_вых проектируемого устройства после того, как число N станет равным числу N_y. При этом сигналом обратной связи с выхода F_вых ПДЧ на К -вход JK - триггера последний будет переведен в «0» -состояние и своим сигналом =R=1 переведет в исходное состояние ПДЧ (N=0; ЕСТ=0).

Из изложенного выше следует, что в схеме рис. 10.56 между величиной Т_зд и численным значением кода управления N_y имеет место следующая линейная зависимость:

Т_зд=Т_G*N_у

где T_g - период следования импульсов тактового генератора G.

2.Анализ работы схемы рис.10.56 показывает, что при ее работе с шагом ∆Т_зд регулирования задержки импульсов, равным 0.1мкс

134

 

 

 

 

 

(∆Т_зд=0,1мкс) период T_G импульсных сигналов тактового генератора G и их частота f_G должны быть равны соответственно;

                                             T_g =∆Т_зд=0,1мкс

 

3. Число Р возможных значений времени задержки Т_зд, реализуемых проектируемым устройством, определяется из соотношения:       

4.   Количество двоичных разрядов n, необходимых дляотображения числа Р=256, равно

Таким образом, в ПДЧ проектируемого устройства рис.10.56 счетчик и цифровой компаратор (см. рис. 10.26. а) должны быть восьмиразрядными.

5. В серии КР1533 отсутствует 8 -разрядные ИМС счетчиков и цифровых компараторов. Поэтому для построения проектируемого устройства выбираем ИМС 4 -разрядных двоичных счетчиков КР1533ИЕ10 и цифровых компараторов КР1533СП1 с последующим каскадным их соединением для получения 8 -разрядного ПДЧ в составе данного устройства.

6. Электрическая схема проектируемого цифрового устройства регулируемой задержки импульсов приведена на рис.10.57. В ней использованы следующие ИМС: DD1-KP1533TB15; DD2, DD3-КР1533ИЕ10; DD4, DD5- КР1533СП1.

7. (Для самостоятельного решения). Постройте цифровое устройство регулируемой задержки импульсных сигналов, работающее в диапазоне значений Т_зд от 0 до 100мкс с шагом регулирования задержки ∆Т_зд, равным 0,1мкс.    

136

Пример 7. Используя ИМС серии КР1554, постройте преобразователь 8 -разрядного параллельного двоичного кода в последовательный двоичный код, передаваемый в однопроводную линию связи с его выхода F_вых старшим (младшим) разрядом вперед. Порядок передачи разрядов 8 -разрядного слова, начиная со старшего, либо с младшего его разряда, определяется сигналами схемы управления (СУ). Сигнал завершения передачи последовательного 8 -разрядного слова должен формироваться на отдельном выходе преобразователя F_q.

Решение

1. Преобразование параллельного двоичного кода в последовательный может быть выполнено с помощью мультиплексора, содержащего N информационных входов D₀,D₁,...,D_m и один выход F_вых. В данном случае
имеем:

где n - число адресных входов мультиплексора.

 

        Из полученных выше результатов следует, что для построения проектируемого преобразователя должен быть использован 8 -канальный мультиплексор, реализующий последовательную адресуемую коммутацию данных D₀,D₁,...,D₇ с его информационных входов на выход F_вых. При этом коммутация вида (N→l)=(8→l) выполняется под управлением 3 -разрядных адресных кодов {A₂A₁A₀}.

2. Серия ИМС КР1554 не содержит 8 -канальных мультиплексоров. Поэтому переведем в режим работы 8 -канального мультиплексора ИМС КР1554КП12, которая содержит два четырехканальных мультиплексора с выходом на три состояния, имеющих общие адресные входы выбора данных (см. рис. 10.58).

3. Проектируемый преобразователь должен обеспечить реализацию одного из двух следующих режимов формирования последовательных кодов данных {D₀,D₁,...,D₇}:

• При передаче данных в последовательную линию младшим разрядом вперед в первом такте на выходе F_вых преобразователя должен формироваться разряд данных D₀, во втором такте - разряд D₁,..., в восьмом такте - разряд D₇.

 

137

Ласледо-вательный код данных {»„...,!>„]

вательныи вод данных {D1S„..,D0}

• При передаче данных старшим разрядом вперед в первом такте на выходе F_вых формируется D_{7 ;} во втором такте – D₆,..., в восьмом такте – D₀.

Из этого вытекает, что в проектируемой схеме должна быть предусмотрена возможность реверсирования направления перебора адресов опрашиваемых информационных входов:

•    При прямом порядке перебора адресов кодовые комбинации на адресных входах {А₂А₁А₀} должны реализоваться в следующем порядке: {000}; {001}; {010}; {011}; {100}; {101}; {110} и {111}. Далее цикл адресации повторяется.

• При обратном порядке перебора адресов комбинации {A₂A₁A₀} должны реализоваться в следующем порядке: {111}; {110}; {101}; {100}; {011}; {010}; {001}; {000}, после чего цикл адресации повторяется.

4. С учетом изложенного выше в п.3 для адресации в циклическом режиме опрашиваемых информационных входов D₀,D₁,...,D₇ мультиплексора применим реверсивный четырехразрядный двоичный счетчик КР1554ИЕ7 с раздельными тактовыми входами прямого и обратного счета, которые соединим с выходами схемы управления (СУ). При этом в указанной адресации участвуют только три младших разряда счетчика Q₂,Q₁ и Q₀.

В исходном состоянии в счетчик должно быть загружено четырехразрядное число {Q₃Q₂Q₁Q₀}={1000}. Тогда при реализации по команде СУ прямого счета будет выполняться преобразование параллельного двоичного кода в последовательный с передачей его в последовательную линию младшим разрядом вперед. Соответственно при реализации обратного счета передача кода будет выполняться старшим разрядом вперед (см. таблицу 10.20).

5. Электрическая схема проектируемого преобразователя приведена на рис. 10.58. В ней применены следующие ИМС: DD1-KP1554ИE7; DD2-КР1554ЛП5; DD3-KP1554ЛН1; DD4-KP1554KП12. Для формирования сигнала F_q завершения передачи последовательного 8 -разрядного слова выходы прямого переноса   и обратного переноса   счетчика должны быть объединены логической функцией равнозначности:

F_q=

138

 

 

                                                                                  Рис.10.59

                                                                                      139

                                        Таблица 10.20.

 

        Сигнал F_q используется в схеме рис.10.58 также для инициализации загрузки в счетчик DD1 числа {1000}, необходимого для перевода преобразователя в исходное состояние. Кроме того, сигнал F_q поступает по цепи обратной связи на вход схемы управления, обеспечивая таким образом идентификацию моментов завершения передачи предыдущего слова и начала следующего 8 -разрядного последовательного слова.

Пример 8. Используя ИМС серии КР1533, постройте преобразователь параллельного 16 -разрядного двоичного цифрового кода {D₁₅D₁₄ ...D₁D₀}     в последовательный двоичный цифровой код, формируемый на выходе преобразователя F_вых младшим разрядом D₀ вперед. При этом на других выходах преобразователя F_q и F_e должны формироваться следующие сигналы:

• Сигнал F_q завершения передачи 16 -разрядного последовательного двоичного слова

• Сигнал F_е проверки на четность суммы единиц во входном параллельном коде {D₁₅D₁₄...D₁Do}. Где

140

                                                                                          Решение

1. Анализ условий задачи и результатов решения предыдущего примера показывает, что проектируемый преобразователь может быть выполнен в соответствии со структурной схемой, приведенной на рис.10.59.

2. Построение 16 -канального мультиплексора (16→1) для схемы преобразователя выполним на основе 8 -каналышх селекторов-мультиплексоров с тремя состояниями на выходе КР1533КП15. При этом входы EZ управления установкой выходов мультиплексоров в третье состояние (см. рис. 10.60) используем в качестве дополнительных адресных входов выбора.

3. Циклическую последовательную адресацию информационных входов мультиплексора реализуем с помощью 4 -разрядного двоичного суммирующего счетчика КР1533ИЕ10, тактовый вход которого С соединен с выходом автогенератора G, а его информационные выходы {Q₃, Q₂, Q₁, Q₀} соединены с адресными входами {А₃А₂А₁А₀} мультиплексора. Так как модуль счета К счетчика КР1533ИЕ10 равен шестнадцати (К=16), го выход переноса CR может быть использован в качестве выхода F_q, сигнализирующего о завершении передачи преобразователем 16 -разрядного последовательного слова данных {D₁₅D₁₄...D₀}.

CR=F_q

4. Шестнадцатиразрядную схему контроля четности построим на основе двух 9 -разрядных схем КР1533ИП5, выходы четности которых объединим с помощью логического элемента «Исключающее ИЛИ»
КР1533ЛП5 (см. рис. 10.60):

F_e⁼ F_e1⊕F_e2

где F_e1, F_e2 - выходные сигналы четности первой и второй ИМС контроля четности.

5. Электрическая схема проектируемого преобразователя приведена на рис.10.60. Для ее построения применены следующие ИМС серии КР1533:

141

                                                                                                            Рис.10.60

142

 

DDl-КР1533ИЕ10; DD2, DD3-KP1533KП15; DD4-KP1533ЛH1, DD5, DD6-KP1533ИП5; DD7-KP1533ЛП5.

6. (Для самостоятельного решения). Спроектированный выше преобразователь рис.10.60 осуществляет преобразование параллельного 16- разрядного двоичного кода в последовательный 16 -разрядный двоичный код с передачей его в последовательную линию связи младшим разрядом D₀ вперед. Перестройте схему рис.10.60 таким образом, чтобы передача 16 -разрядного последовательного кода выполнялась старшим разрядом D₁₅ вперед.

Пример 9. Разработайте цифровое устройство управления (ЦУУ) 16 -канальным аналоговым коммутатором К543КН2. ЦУУ должно обеспечить адресный опрос аналоговых каналов коммутатора {D₀, D₁,…,D₁₅} в следующем циклическом режиме их коммутации: вначале каналы коммутируются в прямом порядке – D₀, D₁,…,D₁₅, а затем в обратном

порядке – D₁₅, D₁₄, D₁₃,…,D₀. Продолжительность цикла коммутации Т_ц составляет 500мкс. ЦУУдолжно быть выполнено на основе КМОП (ТТЛШ) ИМС серии КР1554(КР1533).

Решение

1. ИМС К543КН2 представляет собой 16 -канальный двухгрупповой аналоговый коммутатор с управлением параллельным двоичным цифровым кодом. Анализ работы ИМС К543КН2 показывает, что проектируемое цифровое устройство управления может быть выполнено в соответствии со структурной схемой, приведенной на рис.10.61. Где: SWT - коммутатор К543КН2; RCT - реверсивный 4 -разрядный двоичный счетчик; СУ - схема управления тактированием SWT и направлением счета счетчика RCT.

2. Электрическая схема проектируемого цифрового устройства управления, построенная в соответствии со структурной схемой рис.10.61, приведена на рис. 10.62.

3. В схеме рис. 10.62. 16 -канальный аналоговый коммутатор DD1 переведен в режим адресного опроса аналоговых каналов {D₀, D₁,...D₁₅} посредством подачи на его входы управления адресным и последовательным опросом SED1 и SED2 следующих сигналов:

SED1=1; SED2=0.

143

 

                                                                                                           

                                                                                                       Рис 10.61

4.    Реверсивный счетчик DD2 схемы рис. 10.62 в режиме прямого счет! обеспечивает адресацию прямого порядка опроса аналоговых каналов; при обратном счете - адресацию обратного порядка их опроса. Такил образом, в проектируемом ЦУУ реверсирование направления опрос; информационных каналов осуществляется путем реверсированш направления счета счетчика DD2.

5.    Управление чередованием прямого и обратного порядка опросг информационных каналов в пределах цикла Т_ц реализует схема управления, включающая D - триггер DD3.1, работающий в режиме асинхронного Т -триггера, логические элементы И-НЕ DD4.1, DD4.2 и генератор G. Изменение направления опроса каналов происходит при опрокидывании триггера DD3.1 в состояние, инверсное предыдущему его состоянию, При этом указанное опрокидывание триггера вызывает сигнал,

144

 

145

 

поступающий по цепи обратной связи на его вход С с выхода переноса CR счетчика DD2. Где:

CR= ⊕

6. Тактирование работы коммутатора и схемы управления осуществляет генератор G. Частота f_G, период T_G, длительность импульса t_и, длительность паузы t_п и скважность Q импульсных сигналов генератора G определяется следующим образом:

где N_T – число тактов в цикле

 

Предельно допустимые режимы эксплуатации ИМС К543КН2 определяют допустимую длительность тактовых импульсов в пределах 0,3,...,5 мкс при максимальной частоте тактовых имульсов 400кГц. С учетом этого принимаем t_и=4,5мкс.

Тогда                                                                 

t_п = T_G- t_и=15,625-4,5=l l,125мкс

7. Для построения проектируемой схемы ЦУУ на основе КМОП ИМС серии КР1554 в схеме рис.10.62 могут быть использованы следующие микросхемы: DD1-K543KH2; DD2-KP1554ИE7; DD3-KP1554TM2; DD4-КР1554ЛАЗ; DD5-KP1554ЛП5

     8. Аналогично этому при построении проектируемого ЦУУ на основе ТТЛШ ИМС серии КР1533 в схеме рис.10.62 могут быть использованы следующие микросхемы: DD1-KP543KH2; DD2-KP1533ИE7; DD3-КР1533ТМ2; DD4-KP1533ЛАЗ; DD5-KP1533ЛП5.

146

 

9.Для обеспечения надежной работы ИМС коммутатора К543КН2 под управлением спроектированного цифрового устройства управления рис.10.62 на выводы (42), (14) и (21) ИМС должны быть поданы от источников питания U_п1, U_п2 и U_п3 следующие значения напряжения: U_п1= -15В; U_п2=+5В и U_п3=+12В.

Заметим, что в данном случае независимо от построения ЦУУ на основе КМОП или ТТЛШ ИМС напряжение питания U_п2 должно быть равно +5В. Это обусловлено тем, что ИМС серий КР1554 и КР1533 имеют пятивольтовое питание Е_П=+5В и, таким образом, их выходные управляющие сигналы «0» и «1» формируются в соответствии с указанным напряжением питания Е_п.

10. (Для самостоятельного решения). На основе ИМС 16 -канального аналогового коммутатора К733КН2-2 постройте коммутатор и его цифровое устройство управления, обеспечивающее работу коммутатора в следующих режимах:

 

· В режиме адресного опроса аналоговых информационных каналов с произвольным порядком их адресации, задаваемым внешним устройством.

· В режиме последовательного опроса аналоговых информационных каналов.

· В режиме «челнокового» опроса анологовых информационных каналов, включающем их циклическую коммутацию в прчмом и обратном порядке соответственно.

 

Пример 10. Разработайте структурную схему устройства проверки на достоверность (УПД) аналоговых информационных сигналов, коммутируемых 16 -канальньш аналоговым коммутатором. В качестве критерия достоверности примите нахождение величины U_вых указанных сигналов на выходе коммутатора в диапазоне:

                                                                                      U_min U_вых U_max

где U_min; U_max - нижняя и верхняя границы поля допуска.

Каждая коммутация недостоверного сигналя должна регистрироваться в проектируемом УПД с параллельной регистрацией номера информационного канала, при подключении которого произошел сбой. После того как число сбоев N_сб.j, зарегистрированное в j -ом канале, станет равным пороговому числу критерия неисправности N_кн.j

N_cб.j N_кн.j

j - ый какал должен быть отключен с целью исключения дальнейшего попадания недостоверной информации в аппаратуру обработки.

Опишите алгоритм функционирования спроектированного вами УПД для случая работы коммутатора в режиме адресного опроса каналов с их адресацией от схемы управления (СУ).

Решение

1. Один из возможных вариантов построения структурной схемы проектируемого устройства УПД представлен на рис. 10.63. Где SWT -шестнадцатиканальный коммутатор; К_л.1, K_л.2 - аналоговые ключи, управляемые сигналами V₁ и V₂; ФИ1, ФИ2 - формирователи импульсов, срабатывающие при переключении сигнала 0  1 на выходе компораторов нижней и верхней границ допуска соответственно; М - оперативное запоминающее устройство; СТ2 -двоичный 4 -разрядный счетчик с трехстабильными выходами; ЦСС - цифровая схема сравнения двоичных цифровых кодов.

2. Устройство рис. 10.63 реализует следующий алгоритм функционирования. Адрес опрашиваемого информационного канала {А₃А₂А₁А₀} поступает от СУ на коммутатор SWT и на оперативное запоминающее устройство М. Для коммутатора SWT адрес {А₃А₂А₁Ао} является адресом опрашиваемого j-гo информационного канал, аналоговый сигнал которого U_вых должен быть представлен на выходе

148

коммутатора, а для ОЗУ указанный адрес является адресом ячейки памяти, в которой хранится информация о количестве сбоев N^‾_сб.j, имевших место при предшествующих опросах j - го информационного канала.

Одновременно с подачей адреса {А₃А₂А₁А₀} схема управления формирует на входе  ОЗУ и на входах  и  счетчика СТ2 «нулевые»

149

логические сигналы: =0; =0; =0. Вследствие этого выходы счетчика {Q_o,Q₁,Q₂,Q₃} переводятся в Z -состояние и выполняется параллельная загрузка в него числа N^‾_сб.j, считываемого с выходов {q₀q₁q₂q₃} озу.

  По завершении загрузки в счетчик числа сх N^‾_сб.j схема упарвления реализует сигнал =1 и двоичное число N^‾_сб.j с его выходов {Q₀,Q₁,Q₂,Q₃} поступает на входы {а₀а₁а₂а₃} цифровой схемы сравнения (ЦСС), где это число сравнивается с двоичным числом N_kh.j. формируемым на входах {в₀в₁в₂в₃} ЦСС задатчиком уставок критерия неисправности j -гo канала. В том случае, когда имеет место

                                    N^‾_сб.j   N_kн.j,

на входы V₁ и V ₂ ключей К_л.1 и К_л.2 поступает сигнал F_вых = 0, вследствие чего указанные ключи заперты (разомкнуты) и аналоговый сигнал U_вых, закоммутированный коммутатором SWT, не поступает ни на компараторы К_U, K_d, ни в аппаратуру обработки информации.

            Если имеет место соотношение

                   N^‾_сб.j  N_кн.J,                               

то сигналом F_вых= l ключи К_л.1, К_л.2 открываются и закоммутированный аналоговый информационный сигнал U_вых поступает на компараторы К_U, K_d, где анализируется находится ли его величина в пределах поля допуска. При обнаружении сбоя очередной импульс формирователя ФИ_1,2 поступает на счетный вход счетчика, в результате чего, зарегистрированное в нем ранее число N^‾_сб.j увеличивается на 1.

                                                                                    N⁺_{сб.j =} N^‾_сб.j

Далее число N⁺_сб.j   записывается в ячейку памяти ОЗУ с j - адресом и схема управления формирует адрес следующего опрашиваемого информационного канала, сигналы которого проходят проверку на достоверность (на допустимость аналогично описанному выше.

Пример 11. Используя ТТЛШ интегральные микросхемы и совместимые с ними ИМС, спроектируйте электрическую схему блока А2 устройства, структурная схема которого приведена на рис. 10.63. Выполните необходимые расчеты с учетом того, что величина напряжения U_BbIX, поступающего с коммутатора, находится в диапазоне от    U_min ⁼ -5B до U_max=+10B. Допустимое смещение нуля не должно

150

 

превышать 10мВ. Время срабатывания блока А2 при обнаружении сбоя T_ср, не должно превышать 0,5мкс.

Решение

1. Анализ исходных данных и алгоритма функционирования схемы рис.10.63, описанного выше в примере 10, показывает, что для построения проектируемого блока А2 могут быть применены следующие ИМС:

• Сдвоенный компаратор напряжения К521СА6, который имеет следующие значения величин его электрических параметров:

Напряжение питания       U_п1=12B 25%

                                               U_п2 =-12 

                                                     U_п3= 5B l0

Входное напряжение          U_вх = 5B

Выходное напряжение      U°_вых