Ход выполнения. 1. Ввести имена входов и выходов схемы с использованием типа данных BIT_VECTOR (только для способа №2)

1. Ввести имена входов и выходов схемы с использованием типа данных BIT_VECTOR (только для способа №2).

2. Составить VHDL-модель каждого из типов элементов, входящих в схему и составляющих первый уровень иерархии.

3. Составить VHDL-модель подсхем, составляющих второй уровень иерархии для способа №1.

4. Составить VHDL-модель схемы в целом по способу №1 для конкретного значения N (N=4).

5. Составить тестирующую программу и провести моделирование иерархического описания и получить временную диаграмму.

6. Произвести описание регулярной схемы по способу №2 с использованием операторов generate и generic для произвольной разрядности N.

7. Составить тестирующую программу для моделирования по способу №2 при том же значении параметра N, выбранного в п.4.

8. Сравнить результаты моделирования по способу №1 и способу №2 (результаты должны совпасть).

9. Проверить модель по способу №2 при N={2, 3, 5}.