Содержание отчёта. Отчёт должен содержать

Отчёт должен содержать:

- титульный лист с указанием названия и номера лабораторной работы, номера варианта, фамилии И.О. преподавателя, номера группы и фамилий И.О. выполнивших работу студентов;

- логическую схему по способу №1 и способу №2 в соответствии с вариантом задания; при этом обозначения сигналов и элементов на схеме должно соответствовать описанию на языке VHDL;

- текст программы описывающей подсхему по способу №1;

- текст основной программы на языке VHDL по способу №1 и способу №2;

- текст тестирующей программы на языке VHDL по способу №1 и способу №2 (если программы совпадают, то в отчёт включить только одну);

- временные диаграммы, соответствующие тестирующим программ и полученные в процессе моделирования логической схемы в программе ModelSim.

Приложение 1

Инструкция по работе с программой ModelSim

1. Запустить программу ModelSim из меню Пуск®Программы® ModelSim SE 10.1c (либо щелкнув 2 раза по соответствующему ярлыку на рабочем столе).

2. Открыть окно создания нового проекта: File®New®Project.

3. В открывшемся окне в поле Project Name ввести имя проекта латинскими буквами и/или цифрами и указать путь к проекту в раздел C:\ModelSimProject\<название проекта>, нажать «ОК».

4. Создать в проекте новый файл на языке VHDL: Project®Add to project®New file.

5. В открывшемся окне ввести в поле File name имя файла латинскими буквами и/или цифрами, в поле Add file as type выбрать пункт «VHDL» и нажать «ОК».

6. Открыть созданный файл, дважды щёлкнув по нему левой кнопкой мыши.

7. В открывшемся окне написать программу на языке VHDL.

8. При необходимости добавить в проект уже существующий файл через меню: Project®Add to project®Existing file.

9. В открывшемся окне Add file to Project нажать кнопку «Browse…» справа от поля File Name.

10. В открывшемся окне найти необходимый файл, выделить его и нажать кнопку «Открыть» (или «Open»).

11. В окне Add file to Project выставить переключатель в положение «Copy to project directory» и нажать кнопку «ОК».

12. При необходимости создать и/или добавить в проект новые и/или уже существующие файлы на языке VHDL, произведя действия, описанные в пп. 4–11.

13. Произвести компиляцию проекта через меню: Compile®Compile Order.

14. В открывшемся окне нажать кнопку Auto Generate и проследить за процессом компиляции.

15. Прочесть информацию в появившемся по окончании компиляции информационном окне и нажать в нём кнопку «ОК».

16. Нажать кнопку «ОК» в окне Compile Order.

17. Если в процессе компиляции были выявлены ошибки, то в окне проекта в колонке статус будет стоять крест красного цвета в строке с именем файла, в котором есть ошибки.

18. Дважды щёлкните левой кнопкой мыши по красному кресту.

19. В открывшемся окне находится информация о результатах компиляции и обнаруженных ошибках. Прочтите информацию об ошибках, закройте окно и исправьте все указанные ошибки.

20. Повторите пункты 13-19 до полного устранения ошибок и успешной компиляции всех компонент проекта.

21. Если в процессе компиляции ошибок не выявлено, то в окне проекта справа от каждого имени файла, входящего в проект, будет стоять зелёная галочка.

22. Откройте окно опций запуска симулятора через меню: Simulate®Runtime Options.

23. В поле Iteration Limit введите значение 1000, нажмите кнопку «Apply», а затем кнопку «ОК».

24. Запустите симулятор работы программы через меню: Simulate®Start Simulation.

25. В открывшемся окне откройте каталог work, выберите в нём соответствующую тестирующую программу, уберите галочку с пункта «Enable optimization» и нажмите кнопку «ОК».

26. На вкладке sim (должна открыться при запуске симулятора) выделите левой кнопкой мыши название тестирующей программы.

27. В окне Objects (должно открыться при запуске симулятора) выделите все сигналы и нажмите правую кнопку мыши.

28. В открывшемся меню выберите: Add®To Wave®Selected Signals.

29. Активируйте окно Wave (должно открыться при запуске симулятора), щёлкнув по соответствующей вкладке левой кнопкой мыши.

30. Выполните программу в симуляторе в любом из следующих режимов:

a. Пошаговое выполнение. Для этого нажимайте кнопку «Run» на панели инструментов до тех пор, пока не будет выполнена симуляция работы программы на всех начальных значениях аргументов.

b. Прогон. Для этого нажмите кнопку «Run All» на панели инструментов.

31. По окончании всех работ с временными диаграммами выйдите из режима симулятора через меню: Simulate®End Simulation.

32. По окончании всех работ с проектом активируйте его вкладку и закройте его через меню: File®Close.

33. Закройте программу ModelSim SE 10.1c через меню: File®Quit.

Список литературы и источников

1. Бибило П.Н. Основы языка VHDL.

2. ГОСТ Р 50754-95 Язык описания аппаратуры цифровых систем VHDL. Описание языка.

3. Зотов В. ModelSim – система HDL-моделирования цифровых устройств // Компоненты и технологии. 2002. No 6.

4. VHDL-портал для студентов и разработчиков. http://www.bsuir.by/vhdl/