Содержание отчёта

Отчёт должен содержать:

- титульный лист с указанием названия и номера лабораторной работы, номера варианта, фамилии И.О. преподавателя, номера группы и фамилий И.О. выполнивших работу студентов;

- логическую схему в соответствии с вариантом задания с указанием на ней теоретического и фактического критических путей; при этом обозначения сигналов и элементов на схеме должно соответствовать описанию на языке VHDL;

- текст основной программы на языке VHDL;

- текст тестирующей программы на языке VHDL;

- таблицу истинности, соответствующую логической схеме;

- посчитанное время задержки критического пути;

- временные диаграммы, соответствующие тестирующей программе и полученные в процессе моделирования логической схемы в программе ModelSim.

Работа №3. Описание и моделирование регулярных (систолических) схем.

Задание

Провести описание логической схемы с регулярным соединением элементов двумя способами и сравнить результаты моделирования.

Способ №1. Составить трёхуровневое иерархическое описание ограниченного фрагмента регулярной схемы:

- первый (нижний) уровень иерархии составляют функциональные описания логических элементов;

- второй (средний) уровень иерархии должны составлять две подсхемы (выделены штриховой линией);

- третий (верхний) уровень иерархии – описание схемы в целом;

Способ №2. Составить параметризованное описание регулярной схемы, то есть описать регулярную схему с использованием операторов generate и generic для произвольной разрядности N.