double arrow

Тема 10. Типовые комбинационные схемы


5. Сумматоры

Сумматор – операционный узел, выполняющий арифметическое сложение кодов двух чисел.

Простейшим двоичным суммирующим элементом является четвертьсумматор. Происхождение названия этого элемента следует из того, что он имеет в два раза меньше выходов и в два раза меньше строк в таблице истинности по сравнению с полным двоичным одноразрядным сумматором. Наиболее известны для данной схемы названия: элемент СУММА ПО МОДУЛЮ 2 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ. Схема имеет два входа а и b для двух слагаемых и один выход S для суммы.

Рис. 21

Полусумматор (рис. 22, а) имеет два входа a и b для двух слагаемых и два выхода: S – сумма, P – перенос. Обозначением полусумматора служат буквы HS (half sum – полусумма). Работу его отражает таблица истинности (табл. 11), а соответствующие уравнения имеют вид:

,

P = ab.

Таблица 11

a b P S

Из уравнений следует, что для реализации полусумматора требуется один элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и один двухвходовый элемент И (рис. 22, б).

а) б)

Рис. 22

Полный одноразрядный двоичный сумматор имеет три входа: a, b для двух слагаемых и p для переноса из предыдущего (более младшего) разряда и два выхода: сумма S, перенос P в следующий (более старший) разряд. Работу его отражает таблица истинности (табл. 12).




Таблица 12

№ наб. a b p P S

Уравнения, описывающие работу полного двоичного сумматора, представленные в совершенной дизъюнктивной нормальной форме (СДНФ), имеют вид:

Уравнение для переноса может быть минимизировано:

P = ab + ap + bp.

При практическом проектировании сумматора эти уравнения могут быть преобразованы к виду, удобному для реализации на заданных логических элементах с некоторыми ограничениями (по числу логических входов и др.) и удовлетворяющему предъявляемым к сумматору требованиям по быстродействию.

Например, уравнения можно преобразовать следующим образом:

Из этих выражений следует, что полный двоичный сумматор может быть реализован на двух полусумматорах и одном двухвходовом элементе ИЛИ. Соответствующая схема приведена на рис. 23.

Выражение для S можно записать также в следующем виде:

S = a Å b Å p.

Рис. 23

Так как операция СУММА ПО МОДУЛЮ 2 коммутативна (переменные можно менять местами), то следует, что три входа полного двоичного сумматора абсолютно равноправны и на любой из них можно подавать любую входную переменную. Это полезно помнить, разводя печатные платы, на которых установлены ИС сумматоров.

Многоразрядные сумматоры строятся на основе одноразрядных сумматоров, связанных между собой цепями переноса.



Параллельный сумматор в простейшем случае представляет собой n одноразрядных сумматоров, последовательно (от младших разрядов к старшим) соединенных цепями переноса. Такой сумматор называется сумматором с последовательным переносом. Однако такая схема сумматора характеризуется сравнительно невысоким быстродействием, так как формирование сигналов суммы и переноса в каждом i-м разряде производится лишь после того, как поступит сигнал переноса с (i-1)-го разряда. Таким образом, быстродействие сумматора определяется временем распространения сигнала по цепи переноса.

Уменьшение этого времени достигается при построении параллельных сумматоров. Сумматоры с параллельным переносом не имеют последовательного распространения переноса вдоль разрядной сетки. Во всех разрядах результаты вырабатываются одновременно, параллельно во времени.

В сумматорах групповой структуры схема с разрядностью n делится на L групп по m разрядов (n = Lm). В группах и между ними возможны различные виды переносов, что порождает множество вариантов групповых сумматоров: с цепным (последовательным) и параллельным переносами между группами. В самих группах перенос при этом может быть любым.

6. Арифметико-логические устройства

Арифметико-логические устройства АЛУ (ALU, Arithmetic-Logic Unit) выполняют над словами ряд действий. Основой АЛУ служит сумматор, схема которого дополнена логикой, расширяющей функциональные возможности АЛУ и обеспечивающей его перестройку с одной операции на другую.



Обычно АЛУ четырехразрядны и для наращивания разрядности объединяются с формированием последовательных или параллельных переносов. Логические возможности АЛУ разных технологий (ТТЛШ, КМОП) сходны.

АЛУ (рис. 24) имеет входы операндов А и В, входы выбора операций S, вход переноса Ci и вход М (Mode), сигнал которого задает тип выполняемых операций: логические (М = 1) или арифметико-логические (М = 0). Результат операции вырабатывается на выходах F, выходы G и Н дают функции генерации и прозрачности, используемые для организаций параллельных переносов при наращивании размерности АЛУ. Сигнал Со – выходной перенос, а выход А = В есть выход сравнения на равенство с открытым коллектором.

Рис. 24

Перечень выполняемых АЛУ операций приведен в табл. 13. Для краткости двоичные числа S3S2S1S0 представлены их десятичными эквивалентами.

Таблица 13







Сейчас читают про: