double arrow

D-триггеры с динамическим управлением

Таблица переходов и логическое уравнения D-триггера

Триггером типа D называется синхронный запоминающий элемент с двумя ус­тойчивыми состояниями и одним информационным D-входом.

Закон функциониро­вания D-триггера описывается логическим уравнением:

Qt+1 = Ct Dt

Это уравнение показывает, что после переключения состояние D-триггера по­вторяет значение сигнала на D-входе в тактовые моменты времени.

Поэтому в ли­тературе D-триггеры часто называют триггерами задержки (от Delay— задержка).

Схему D-триггера можно построить на основе синхронного RS-триггера, если сигнал по входу S одновременно подавать через инвертор на вход R (рис. 4.39, а).

Схемы D-триггера строят также на основе самостоятельного логического уравнения. Преобразуем уравнение (4.5) путем замены сигнала S на D и сигнала R на D:


Qt+1 = C ∙S ∙C ∙R ∙Q = C ∙D ∙C ∙D ∙Q (4.11)

Схема D-триггера на элементах НЕ-И с логическими связями согласно уравне­нию (4.11) показана на рис. 4.39, б.


Рисунок 4.39 – D-триггер:

а –на основе RS-триггера; б -на элементах НЕ-И; в –временные диаграммы работы

D-триггер "следит" за изменением сигнала на D-входе во время действия син­хросигнала С и сохраняет ту информацию, которая имелась в момент его оконча­ния.

RS-триггеры таким свойством не обладают и потому они менее помехозащищенные в сравнении с D-триггерами.

Для задержки информации в D-триггере на произвольное число тактов используется разрешающий V-вход, как показано штриховой линией на рис. 4.39, б.

Если V = 1, то DV-триггер функционирует как обычный триггер задержки;

Если V = 0, то работа схемы по входам блокируется и D-триггер сохраняет предыдущую инфор­мацию.

Схема двухступенчатого однотактного DV-триггера на элементах НЕ-И с за­прещающими связями между ступенями показана на рис. 4.40.


Рисунок 4.40 –Двухступенчатый DV-триггер:

а –схема; б –временные диаграммы работы






Сейчас читают про: