Ход выполнения. 1. Составить VHDL-модель каждого из типов элементов, входящих в схему

1. Составить VHDL-модель каждого из типов элементов, входящих в схему. Если в схеме есть элементы одинакового типа, то составляется одна модель для всех элементов данного типа. Модель элемента должна соответствовать задержке, указанной в таблице (см. пример выполнения работы).

2. Составить VHDL-модель схемы в целом.

3. Составить тестирующую программу для всех наборов значений входных переменных.

4. Провести моделирование и получить временную диаграмму.

5. По временной диаграмме записать таблицу истинности системы логических функций, реализуемых схемой, аналогично примеру выполнения работы.

6. Для каждого тестирующего набора определить задержку схемы.

7. Найти критический путь схемы, отметить его на схеме и определить соответствующее ему время задержки.

Рис. 3. Иерархическая модель проекта в работе №2.