Задание. По таблице истинности заданной системы логических функций составить VHDL-модель и выполнить моделирование на всех наборах значений входных переменных

По таблице истинности заданной системы логических функций составить VHDL-модель и выполнить моделирование на всех наборах значений входных переменных.

Ход выполнения

1. Определить для каждой функции системы её форму реализации – прямую или инверсную.

2. Минимизировать представление функции, применив любой метод минимизации (карты Карно, карты Вейча и т.д.) и записать каждую функцию системы в СДНФ или СКНФ.[1]

3. Составить программу, описывающую систему функций, на языке VHDL (см. пример выполнения работы).

4. Составить тестирующую программу на языке VHDL (см. пример выполнения работы).

5. Проверить правильность работы программы, запустив её в симуляторе ModelSim в режиме прогона или в пошаговом режиме.

6. Занести всю необходимую информацию в отчёт.