Функціональна схема АЛП та алгоритми додавання і віднімання двійкових чисел

Алгоритми додавання і віднімання двійкових чисел

Алгоритм додавання та віднімання двійкових чисел можна виконувати в обернених або доповняльних кодах. У сучасних комп’ютерах часто операнди зберігаються у пам’яті і оброблюються в доповняльних кодах. Використання доповняльних кодів в операціях додавання і віднімання та для зберігання операндів у пам’яті має такі переваги:

­ однозначне подання знака результату як додатного, так і від’ємного;

­ під час записування в пам’ять від’ємного результату не витрачається час для його перетворення в прямий код;

­ менше дій для аналізу знака результату, зокрема переповнення розрядної сітки.

Алгоритм додавання (код команди К[1]) або віднімання (код команди К[2]) виконується у такій послідовності:

­ у регістри RGA і RGB із вхідної шини один за одним паралельним кодом записуються відповідні їм операнди А і В;

­ під час операції віднімання (код команди К[2]=1) операнд В безумовно інвертується;

­ мікрооперації додавання або віднімання виконуються в доповняльних кодах протягом одного машинного такту;

­ аналізується результат операції. Проводиться контроль за виникненням одиничної помилки – контроль за парністю. При контролі за парністю значення контрольного розряду виби рається таким, щоб загальне число одиниць у байті й контрольному біті було парним. Таким чином у двійковому числі найчастіше виникають одиничні помилки – втрата або поява зайвої одиниці. У обох випад ках число одиниць зміниться на одну. Якщо двійкове число мало непар не число одиниць, то після одиничної помилки воно виявиться парним і навпаки.

 

Функціональна схема арифметико-логічного пристрою для операцій додавання та віднімання

Функціональну схему восьмирозрядного АЛП для виконання мікропрограми додавання та віднімання подано композицією модуля операційного блока МОБ і модуля керуючого блока МКБ. Схема містить:

­ регістри RGA і RGВ для приймання із вхідної шини Ш1 операндів А і В та їх зберігання протягом часу виконання мікропрограми;

­ схему інвертування BIN змісту регістра RGB;

­ схему NAND для порозрядного логічного ВИКЛЮЧАЛЬНЕ I кодів операндів А і В;

­ схеми електронних ключів SW1 і SW2 для комутації операндів;

­ комбінаційний суматор SM. На вхід перенесення сумматора подається логічна одиниця при операції віднімання;

­ регістр результату RGD;

­ схему ознаки переповнення ОР;

­ модуль керуючого блока на основі автомата Мілі з пам’яттю на Т-тригерах.

ВИСНОВКИ

Під час виконання цієї курсової роботи було розглянуто різноманітні арифметико – логічні пристрої та їх функціональність. Застосування інтегральних мікросхем дозволило удосконалити і створити нові методи проектування, конструювання і виробництва електроніки. В першому розділі курсової роботи я розглянув характеристики арифметико-логічних пристроїв та описав їхню структуру.

В другому розділі були досліджені різні види арифметико-логічних пристроїв, такі як:

· суматори

· дешифратори

· мультиплексори.

  У результаті проведеної роботи були зроблені наступні висновки: арифметико – логічні пристрої дозволяють проводити арифметичні та логічні перетворення над даними, що є фунадментально важливою функцією в любій очислювальній машині. Також потрібно і надалі вдосконалювати та проводити досліжєення в цій галузі для підвищення функціональності та швидкості виконання різних операцій.