Согласование уровней сигналов

Типовые ситуации при построении цифровых устройств на интегральных микросхемах

Разработанная проектировщиком логическая (функциональная) схема подлежит далее реализации на наборе стандартных ИС той или иной серии (на наборе библиотечных элементов той или иной БИС/СБИС с программируемой структурой). При этом возможны несовпадения элементов логической схемы и элементов, имеющихся для ее реализации. Типовыми ситуациями являются наличие у имеющихся элементов лишних (неиспользуемых в данном случае) входов, наличие в корпусах ИС лишних (неиспользуемых) элементов или, напротив, нехватка у имеющихся элементов необходимого числа входов или нагрузочной способности.

Режимы неиспользуемых входов

Вопрос о режиме неиспользуемых входов решается с учетом конкретного типа технологии используемых ИС.

Пусть, например, нужно получить конъюнкцию (или ее инверсию) пяти переменных. В стандартных сериях нет соответствующих элементов с пятью входами, и придется взять элемент с восемью входами, у которого окажется три лишних входа. Принципиально возможно поступить следующим образом: не обращать внимания на лишние входы (т. е. оставить их неподключенными), подсоединить их к задействованным входам или подать на них некоторые константы. С точки зрения логических операций все три возможности правомерны (рис. 8, а).

а

б

в

Рис. 8

Если же учесть особенности той или иной технологии, то выбор варианта действий становится определенным.

Для КМОП и ТТЛ(Ш) неиспользуемые входы неподключенными не оставляют. Для КМОП это строгая рекомендация, так как у них очень большие входные сопротивления и, следовательно, на неподключенные входы легко наводятся паразитные потенциалы, которые могут изменять работу схемы. Для ТТЛ(Ш) строгого запрета на оставление неподключенных входов нет. Однако это делать не рекомендуется, так как вследствие этого пострадают параметры быстродействия элемента. Подсоединение лишних входов к задействованным для КМОП и ТТЛ(Ш) принципиально возможно, но нежелательно, так как оно приводит к увеличению нагрузки на источник сигнала, а также сопровождается уменьшением быстродействия источника сигнала.

Таким образом, для КМОП и ТТЛ(Ш) режим неиспользуемых входов – подсоединение их к константам (логическим единицам или нулям), не изменяющим работу схемы для задействованных входов (рис. 8, б). При этом уровни напряжений и для КМОП совпадают с уровнями (питания) и земли, к которым и подключают неиспользуемые входы. У элементов ТТЛ(Ш) уровень на 1,5…2 В ниже уровня, поэтому для предотвращения пробоев неиспользуемые входы подключают к источнику питания через резисторы R (обычная рекомендация: R = 1…10 кОм), причем к одному резистору разрешается подключать до 20 входов. Сигналы логической единицы можно получать от специального элемента (рис. 8, в), причем, если это мощный элемент, то он может иметь коэффициент разветвления до 30.

Режимы неиспользуемых элементов

Если не все элементы, имеющиеся в корпусе ИС, использованы в схеме, то неиспользованные элементы также подключены к напряжению питания, которое является общим для всего корпуса. Если мощности, потребляемые элементом в состояниях нуля и единицы, не равны, то имеет смысл поставить неиспользуемый элемент в состояние минимальной мощности, подав на какой-либо из его входов соответствующую константу.

Наращивание числа входов

Для элементов И и ИЛИ это не представляет трудностей: для получения нужного числа входов берется несколько элементов, выходы которых объединяются далее элементом того же типа. Наращивание числа входов для операций И-НЕ, ИЛИ-НЕ, в сущности, производится аналогичным методом, но в схеме появляются дополнительные инверторы (рис. 9, а, звездочка обозначает операцию И или ИЛИ).

Снижение нагрузок на выходах логических элементов

Это может понадобиться, если нагрузки на выходах логических элементов превышают допустимые значения.

Пусть имеется логическая схема, содержащая R элементов. Если для некоторого элемента r схемы, имеющего коэффициент разветвления, требуется к выходу подключить входов, то считается, что элемент r перегружен. В этом случае необходимо так структурно преобразовать схему путем введения в нее некоторых дополнительных элементов, чтобы число нагрузок на элемент r было меньше. В корректно построенной схеме для всех элементов должно выполняться условие отсутствия перегрузок, т. е.,. Таким образом, расчет схем по коэффициенту разветвления сводится к определению перегруженных элементов и устранению перегрузок в схеме введением в нее дополнительных элементов.

а б

в

Рис. 9

Для нахождения в схеме перегруженных элементов используется матрица связей, где, если выход i -ro элемента соединен со входом j -го элемента (). На основе матрицы связи C можно записать условия ограничения для схемы по выходам для любого i -го элемента ():

Существует два способа устранения перегрузок в схеме:

1) введение развязывающих усилителей (буферных каскадов, буферов) после перегруженных элементов или буферизация (рис. 9, б);

2) дублирование перегруженных элементов или разделение нагрузки (рис. 9, в).

В первом случае в схему по выходу элемента r вводится усилителей так, чтобы выполнялось условие

,

,

где – коэффициент разветвления усилителя (буфера). При, имеем, т. е. все выходы элемента r используются как входы усилителей.

Введение буферных каскадов ускоряет работу источника сигнала, но вносит собственную задержку в тракт передачи сигнала.

Во втором случае перегруженный элемент r дублируется раз так, чтобы выполнялось условие

.

При разделении нагрузки новые элементы с задержками в тракт передачи сигнала не вводятся, но увеличивается нагрузка на источники, которые формирует сигналы для рассматриваемого элемента, что может привести в свою очередь к их перегрузке. Эта перегрузка вызывает появление новых дублированных элементов, что приводит к итерационному процессу введения дублирующих элементов в схему.

Таким образом, применение метода дублирования элементов не вносит дополнительных задержек в схему, но приводит в некоторых случаях к введению в нее большого числа новых элементов. Разгрузка с помощью буферизации всегда вносит дополнительную задержку на усилителях, которые включаются последовательно с разгружаемыми элементами, но если, то введение усилителей более экономично по сравнению с дублированием по числу вводимых элементов. В тех случаях, когда требуется сохранить заданное быстродействие и получить оптимальный вариант по числу вводимых эле­ментов, применяется комбинированный метод. В этом случае усилители ставятся там, где это возможно при сохранении заданного быстродействия схемы, а оставшиеся перегруженные элементы разгружаются по методу дублирования.

Снижение нагрузок на выходах логических элементов может использоваться также для повышения быстродействия схем, на которое нагрузки элементов оказывают самое непосредственное влияние. Чем больше число нагрузок у элемента-источника сигнала (или нестандартная внешняя нагрузка), тем большее время тратится на достижение выходным сигналом порогового уровня при переключении, т. е. на изменение его логического состояния.

Стандартные серии: ТТЛШ – 74S (531), 74LS (555), 74ALS (1533), КМОП – 74AC (1554), 74HC (1564).

Сопряжение КМОП- и ТТЛ-схем

При выборе семейства ИС разработчик цифровой аппаратуры по умолчанию руководствуется общими требованиями в отношении быстродействия, потребляемой мощности, стоимости и т. д. Однако в некоторых случаях разработчик может выбирать в качестве элементной базы и разные семейства ИС из-за их доступности или других специальных требований. Например, не весь ряд схем семейства 74LS имеется в семействе 74НСТ и наоборот. Поэтому для разработчика важно понимать, как соединяются выходы ТТЛ-схем с входами КМОП-схем и наоборот.

При сопряжении ТТЛ- и КМОП-схем следует учитывать несколько факторов.

1. Запас помехоустойчивости.

Запас помехоустойчивости по постоянному току при низком уровне зависит от напряжения на выходе схемы, являющейся источником сигнала, а также от напряжения для входа, подключенного к данному выходу, и равняется. При этом для нормальной работы необходимо выполнения условия

, откуда.

Точно так же запас помехоустойчивости по постоянному току при высоком уровне равняется. При этом для нормальной работы необходимо выполнения условия

, откуда.

На рис. 10 приведены соответствующие значения для КМОП- и ТТЛ-схем.

Рис. 10

Например, запас помехоустойчивости по постоянному току при низком уровне сигнала на входе ТТЛ-схемы, подключенной к выходу схемы, принадлежащий семейству НС или НСТ, равен 0,8 В – 0,33 В = 0,47 В, а при высоком уровне сигнала составляет 3,84 В – 2,0 В = 1,84 В. Таким образом, выход HC/HCT-схемы можно напрямую подключать к входу ТТЛ-схемы (рис. 11, а). С другой стороны, запас помехоустойчивости при низком уровне сигнала на выходе ТТЛ-схемы, нагруженной входом схемы серии НСT, равен 0,8 В – 0,5 В = 0,3 В, а при высоком уровне сигнала составляет 2,7 В – 2,0 В = 0,7 В, т. е. схемы серии НСT имеют ТТЛ-совместимые входы. Таким образом, выход ТТЛ-схемы можно напрямую подключать к входу HCT-схемы (рис. 11, б). В результате ТТЛ-схемы и КМОП-схемы семейства НСТ (как и других аналогичных семейств с ТТЛ-совместимыми входами) можно использовать совместно без необходимости согласования уровней сигналов. Запас помехоустойчивости при низком уровне сигнала на выходе ТТЛ-схемы, нагруженной входом схемы серии НС, равен 0,9 В – 0,5 В = 0,4 В, а при высоком уровне сигнала составляет 2,7 В – 3,15 В = -0,45 В, т. е. входы схем серии НС не являются ТТЛ-совместимыми. Другими словами, к выходу ТТЛ-схемы нельзя напрямую подключать входы НС-схем. Чтобы выходы ТТЛ-схем были правильно согласованы с входами КМОП-схем серии НС, высокий уровень сигнала на выходе ТТЛ-схемы необходимо приподнять с помощью резистора, подключенного к напряжению питания, как это показано на рис.

11, в (рекомендуемое значение сопротивления резистора R – 4,7 кОм).

а б в

Рис. 11

Входные и выходные токи стандартных серий ИС при напряжении питания: HC AC LS ALS S

2. Коэффициент разветвления по выходу.

Для учета коэффициента разветвления по выходу необходимо сложить входные токи схем, подключенных к выходу, и сравнить результат с возможностями данной схемы по выходу при обоих уровнях выходного сигнала. Если ТТЛ-схема управляет КМОП-схемами, то проблем с коэффициентом разветвления по выходу не возникает, так как входные токи КМОП-схем при любом уровне сигнала имеют малые значения (например, КМОП-схемы серии НС имеют входные токи порядка 1 мкА). С другой стороны, входам ТТЛ-схем, особенно при низком уровне входного сигнала, требуется значительный ток, по сравнению с возможностями выходных каскадов схем НС и НСТ. Например, к выходу схемы из семейств НС или НСТ можно подключить 10 входов LS-схем или только два входа схем, принадлежащих семейству S.

Для серии LS, для серий ALS, HC, AC при напряжении питания. Для серий LS, ALS.

3. Величина емкостной нагрузки.

Емкостная нагрузка приводит к увеличению, как задержки, так и мощности, рассеиваемой логической схемой. Изменение задержки особенно заметно у схем НС и НСТ, для которых время переходного процесса растет примерно на 1 нс при увеличении емкости нагрузки на каждые 5 пФ.

При заданных емкости нагрузки, напряжении питания и одинаковых условиях эксплуатации, динамическая рассеиваемая мощность ИС всех КМОП-семейств одна и та же. С другой стороны, динамическая мощность, рассеиваемая в выходных цепях ТТЛ-схем, несколько меньше из-за меньшего перепада напряжения между высоким и низким уровнями этих схем.

Схемы низковольтовой КМОП-логики и их сопряжение с другими схемами

Два важных фактора подтолкнули производителей ИС к снижению напряжения питания КМОП-схем:

1) при снижении напряжения питания динамическая рассеиваемая мощность уменьшается;

2) по мере продвижения технологии к все меньшим размерам транзисторов, изоляция в виде окиси кремния между затвором КМОП-транзистора и стоком и истоком становится все более тонкой и поэтому неспособна выдержать разность потенциалов, доходящую до 5 В в стандартных сериях.

В результате группой промышленных стандартов ИС Объединенного технического совета по электронным приборам (JEDEC) в качестве стандарта для логических схем были выбраны следующие напряжения питания: 3,3 В ± 0,3 В; 2,5 В ± 0,2 В и 1,8 В ± 0,15 В. Стандартами JEDEC определены также входные и выходные напряжения логических уровней устройств, работающих с этими напряжениями питания.

В отношении дискретных логических семейств тенденция состояла в том, чтобы выпускать компоненты с меньшим напряжением питания и с меньшими значениями напряжений на выходах, но допускающие, тем не менее, более высокие напряжения на входах. Например, этот подход позволяет КМОП-схемам с напряжением питания 3,3 В работать совместно с 5-вольтовыми КМОП- и ТТЛ-схемами.

Подобный подход использован во многих специализированных интегральных схемах и микропроцессорах, но часто применяется также и другой метод. Такие устройства снабжаются двумя источниками питания. Низкое напряжение, например 2,5 В, служит питанием для внутренних узлов микросхемы, ее логического ядра (core logic). Большее напряжение, например 3,3 В, используется для питания внешних цепей ввода и вывода, образующих интерфейсный блок, посредством которого осуществляется сопряжение с остальными схемами, примененными в системе. Для преобразования логических уровней между логическим ядром и интерфейсным блоком применяются внутренние специальные буферные схемы.

На рис. 12 представлены соотношения между уровнями сигналов для ИС стандартных ТТЛ- и КМОП-семейств (5-вольтовых) и низковольтовых КМОП-схем. Исходные симметричные уровни сигнала для чисто 5-вольтовых КМОП-схем типа НС показаны на рис. 12, б. В КМОП-схемах с ТТЛ-совместимыми входами, таких как НСТ, уровни напряжения сдвинуты вниз, как показано на рис. 12, в.

а б в г д

Рис. 12

Первым шагом на пути уменьшения напряжения питания КМОП-схем стало напряжение 3,3 В. Фактически стандарт JEDEC для 3,3-вольтовой логики определяет два набора уровней. Уровни LVCMOS (низковольтовые уровни КМОП-схем; low-voltage CMOS) относятся к случаю использования только КМОП-схем, когда выходы схем слабо нагружены по постоянному току (меньше 100 мкА), так что напряжения и отличаются от потенциала земли и от напряжения питания не более, чем на 0,2 В. Уровни LVTTL (низковольтовые уровни схем, совместимых с ТТЛ; low-voltage TTL), приведенные на рис. 12, г, используются в приложениях, где выходы существенно нагружены по постоянному току, и поэтому напряжение может достигать 0,4 В, а напряжение может опускаться до 2,4 В.

Расположение логических уровней ТТЛ-схем в нижней части 5‑вольтового диапазона в действительности было совершенно случайным. Как показано на рис. 12, а и г, уровни LVTTL оказалось возможным задать так, чтобы они точно совпадали с уровнями ТТЛ-схем. Таким образом, к выходу схемы с уровнями LVTTL можно без проблем подключать входы ТТЛ-схем до тех пор, пока не нарушаются требования относительно величины выходного тока и. Аналогично к выходу ТТЛ-схемы можно подключать вход схемы с уровнями LVTTL, за исключением тех случаев, когда подаваемый сигнал превышает напряжение питания схем с уровнями LVTTL, равное 3,3 В.

Таким образом, можно применять в одном устройстве ТТЛ-схемы (с напряжением питания 5 В) и схемы с уровнями LVTTL (с напряжением питания 3,3 В), следуя следующим трем правилам:

1) сигналы с выходов схем с уровнями LVTTL можно непосредственно подавать на входы ТТЛ-схем при соблюдении обычных ограничений на выходной ток схем, являющихся источниками сигналов;

2) сигналы с выходов ТТЛ-схем можно непосредственно подавать на входы схем с уровнями LVTTL, если последние допускают входные напряжения 5 В;

3) выходы ТТЛ-схем и схем с уровнями LVTTL с тремя состояниями можно подключать к одной и той же шине при условии, что выходы схем с уровнями LVTTL допускают напряжение 5 В.

Переход от 3,3-вольтовых схем к 2,5-вольтовым схемам не так прост. Известно, что выходы 3,3-вольтовых схем можно соединять с входами 2,5‑вольтовых схем, если эти входы допускают напряжение 3,3 В. Однако как показывают рис. 12, г и д выходное напряжение 2,5-вольтовой схемы равняется входному напряжению 3,3-вольтовой схемы. Другими словами, запас помехоустойчивости по постоянному току при высоком уровне, когда выход 2,5-вольтовой схемы соединен с входом 3,3-вольтовой схемы, равен нулю, что не желательно.

Эта проблема решается путем применения преобразователя уровня (level translator) или схемы сдвига уровня (l evel shifter), т. е. устройства, на которое подаются оба напряжения питания и внутри которого происходит подтягивание более низких логических уровней (соответствующих напряжению питания 2,5 В) до больших значений (соответствующих напряжению питания 3,3 В). Сегодня многие специализированные интегральные схемы и микропроцессоры содержат внутри себя преобразователи уровней, что позволяет логическому ядру работать с напряжением питания 2,5 В, а интерфейсному блоку – с напряжением питания 3,3 В. Преобразователи уровней выпускаются также в виде отдельных компонентов.

Следующим шагом является переход от 2,5-вольтовой логики к 1,8-вольтовой. На рис. 12, д и е видно, что запас помехоустойчивости по постоянному току при высоком уровне фактически отрицателен, когда сигнал с выхода 1,8-вольтовой схемы поступает на вход 2,5-вольтовой схемы. Поэтому в этом случае необходимы преобразователи уровня.