Кодирующее устройство с делителем на сумматорах

Функциональная схема кодера даже проще схемы деления, представленной на рис. 2.5. Упрощение состоит в том, что при кодировании , поэтому не требуются сумматоры по модулю 2, связанные с этими входами. Указанные сумматоры заменяются перемычками, соединяющими вторые входы сумматоров с их выходами.

Функциональная схема кодера с делителями на сумматорах по модулю 2 представлена на рис. 2.7.

Рис. 2.7. Функциональная схема кодера с делителем
на сумматорах.

На вход кодера подаются только информационные разряды. Задержка появления относительно момента поступления информационной части КВ на вход кодера определяется временем распространения сигнала в трех сумматорах по модулю 2.

Сравнивая рассмотренный вариант кодера с предыдущим вариантом, можно видеть, что кодер с делителем на сумматорах имеет значительно более высокое быстродействие и при небольших значениях k проще в реализации, чем кодер с делителем на регистре сдвига с обратными связями. В то же время в реальных системах передачи информации, например, в сетях ЭВМ, размер передаваемых блоков может составлять тысячи бит. В этих условиях альтернативы последовательному методу деления нет.

Декодирующее устройство с делителем
на базе регистра сдвига.

Декодирование циклического кода заключается в делении принятой комбинации на образующий многочлен. Следовательно, декодер, прежде всего, должен включать в себя схему деления того или иного типа. Кроме того, декодер должен содержать блок памяти для хранения информационных разрядов принятой кодовой комбинации. Последнее связано с тем, что решение о пригодности поступившего КВ для использования по назначению может быть принято только после завершения процесса декодирования, а при последовательном методе декодирования поступивший КВ полностью разрушается.

Функциональная схема декодера с последовательным методом декодирования представлена на рис. 2.8.

Рис. 2.8. Функциональная схема декодера.

Схема содержит: регистр сдвига RG для хранения информационной части поступающего КВ; сумматоры M2, подключенные к выходам RG и предназначенные для исправления ошибок; схему деления на образующий многочлен ; устройство управления УУ.

Схема декодера работает следующим образом. Под действием сигнала синхронизации «Синхр.», поступающего на декодер извне, устройство управления УУ вырабатывает импульс «Сброс», устанавливающий ячейки памяти схемы деления в нулевое состояние. Одновременно на выходах УУ появляются тактовые импульсные последовательности ТИ1 и ТИ2. Подлежащий декодированию КВ, начиная со старших разрядов информационной части, поступает одновременно на вход приемного регистра RG и схему деления на образующий многочлен. Через k тактов импульсная последовательность ТИ1 на выходе УУ исчезает и регистр RG переходит в режим хранения информационной части КВ, а ТИ2 сохраняется и деление продолжается еще в течение m тактов. По истечении n тактов устройство управления анализирует остаток , поступающий на УУ с ячеек памяти схемы деления. Если в принятой комбинации ошибка отсутствует, то будет нулевым и на выходе УУ «0» появляется 1, сигнализирующая о том, что с выходов комбинация может быть передана по назначению. Если отличен от нуля, тогда деление продолжается, а в устройстве управления запускается счетчик дополнительных тактов. Деление продолжается до тех пор, пока в ячейках памяти схемы деления не появится комбинация 100 (). Номер дополнительного такта, после которого будет получен такой результат, укажет на номер ошибочного разряда. Состояние счетчика дополнительных тактов дешифрируется и если ошибка произошла в информационном разряде, на соответствующем выходе из множества «1»… «4» появляется 1, происходит инвертирование ошибочного разряда и с небольшой задержкой появляется 1 на выходе «0». Если же ошибка произошла в контрольном разряде, то 1 появляется сразу на выходе «0».

Предположим, что при передаче КВ произошло искажение 2-го разряда, т.е. принят КВ . Из табл. 2.6 видно, что остаток получен после 2-го дополнительного такта, что и указывает на ошибку во 2-м разряде.

Таблица 2.6.

Данный алгоритм декодирования полностью соответствует алгоритму, изложенному в п. 2.6.3. Поясним это соответствие.

Подлежащий декодированию КВ, возможно содержащий ошибку, представляется в виде:

,

где – многочлен, отображающий разрешенный КВ, а – вектор ошибки i-го разряда, . При делении на образующий многочлен всегда получается остаток от деления на . Найдем эти остатки для .

Результаты расчетов сведены в табл. 2.7.

Таблица 2.7.

Теперь выясним, какие остатки будут получаться при дополнительных тактах деления. Предположим, что после VII основного такта деления в ячейках регистра получен остаток . Остаток не нулевой, поэтому нужны дополнительные такты деления до получения такого же остатка. Из табл. 2.8 видно, что требуемый результат будет получен через 7 дополнительных тактов. В общем случае, если после VII такта будет получен остаток, соответствующий ошибке в i-м разряде, то, согласно табл. 2.8, требуется i дополнительных тактов, чтобы получить остаток .

Таблица 2.8.

Согласно алгоритму п. 2.6.3, после окончания деления оценивается вес остатка . Если , то он складывается по модулю 2 с принятым КВ и получают исправленный КВ. Из табл. 2.7 видно, что , если ошибка произошла в одном из контрольных разрядов (, , ). При сложении такого остатка с КВ единица остатка оказывается под ошибочным разрядом, что и требуется. Если же ошибка произошла в одном из информационных разрядов, то , поэтому осуществляются циклические сдвиги принятого КВ влево до тех пор, пока не окажется . Но при циклическом сдвиге влево номер ошибочного разряда понижается и первый же остаток с будет соответствовать остатку при . Количество необходимых сдвигов влево при этом совпадает с числом дополнительных тактов в рассмотренной схеме делителя.

Из вышеизложенного следует, что остаток от деления принятого КВ на образующий многочлен несет в себе информацию об ошибочном разряде. Поэтому для кодов, предназначенных для исправления однократной ошибки, схема, представленная на рис. 2.8, не является оправданной. Здесь не нужны дополнительные такты деления, а следует сразу же дешифрировать остаток после выполнения n тактов деления. Сложность дешифратора при этом будет такой же, как и в схеме рис. 2.8.