Соединение потребителей треугольником

Если три фазы приемника с фазными сопротивлениями Z _АВ, Z _ВС, Z _СА включить между линейными проводами, как показано на рис. 3.4,то получится соединение фаз приемника треугольником.

Характерной особенностью такого соединения является равенство фазных напряжений приемника, соответствующим линейным напряжениям линии электропередачи (сети):

U_Ф=U_Л (3.18)

Если не учитывать сопротивление проводов сети, то можно считать, напряжение приемника равно линейному напряжению источника.

Фазные токи I_AВ, I_BС, I_CА определяются линейными напряжениями сети и фазными сопротивлениями:

(3.19)

Линейные токи можно определить через фазные, применяя первый закон Кирхгофа в комплексной форме к узловым точкам а, в, с:

(3.20)

На рис. 3.5 приведена векторная диаграмма токов, исходя из ранее построенной векторной диаграммы напряжений (рис. 3.2).

Зная, что вектора линейных напряжений сдвинуты относительно друг друга по фазе на 120⁰, и, используя соотношения (3.20), можно построить векторные диаграммы токов и напряжений, как это показано ниже (пример 8 рис. 3.11).

При симметричной нагрузке , а поэтому ; ; .

Из векторной диаграммы следует, что при симметричной нагрузке линейный и фазный токи связаны отношениями:

(3.21)

Активная мощность трехфазного приемника равна сумма мощностей отдельных фаз:

(3.22)

При симметричной нагрузке:

(3.23)

Учитывая, что при симметричной нагрузке можно выразить мощность через линейные токи и напряжения:

(3.24)

Аналогично, можно вывести формулы для реактивной мощности Q:

(3.26)

Полная мощность в общем случае равна:

; (3.27)

Для симметричной нагрузки: (3.28)

Задание 3

Для заданной трехфазной электрической цепи по заданному линейному напряжению сети, заданным параметрам потребителей (табл. 3.2), и схеме их соединения выполнить следующее:

1) определить фазные и линейные токи, а также ток в нейтральном проводе при его наличии;

2) определить активную, реактивную и полную мощности каждой фазы и всей электрической цепи;

3) построить в масштабе на комплексной плоскости векторную диаграмму токов и напряжений.

 

 

 

Вари-ант	UЛ, В	f, Гц	ZА	ZВ	ZС
R1, Ом	L1, мГн	С1, мкФ	R2, Ом	L2, мГн	С2, мкФ	R3, Ом	L3, мГн	С3, мкФ
				-	88,4		152,8	-		-	-

 

 

Решение.

Схема замещения приведена на рис.3.2. Токи на схеме указаны в соответствии с условно-положительным направлением.

Определяем индуктивные и емкостные сопротивления данной схемы:

 

Комплексные сопротивления приемников:

где

Определим действующее фазное напряжение потребителей

.

В комплексной форме действующие фазные напряжения равны

В;

;

.

Фазные токи потребителей

;

;

.

Ток нейтрального провода равен

(Токи перевести из показательной формы в алгебраическую)

=(I_Аcosψ_A+I_Вcosψ_B+I_Сcosψ_C)+j(I_Аsinψ_А+I_Вsinψ_В+I_Сsinψ_С)=

(Векторные диаграммы токов и напряжений приведены на рис. 3.3. Вектора токов проведены приблизительно и не соответствуют расчетам.)

Определим активные мощности фаз как

P_А = U_АI_Аcosφ₁= Вт;

P_В = U_ВI_Вcosφ₂= Вт;

P_С = U_СI_С= Вт.

Активная мощность всей трехфазной цепи

P=P_А+ P_В+ P_С =

Реактивные мощности фаз

Q_А = U_АI_Аsinφ₁= вар;

Q_В = U_ВI_Вsinφ₂= вар;

Q_С = 0.

Реактивная мощность всей трехфазной цепи

Q = Q_А + Q_В= вар.

Полная мощность потребителей

ВА

(Векторные диаграммы токов и напряжений, приведенные на рис. 3.3., не соответствуют данным и лишь указывают на характер режима цепи)

ЦИФРОВАЯ ЭЛЕКТРОНИКА

Логические элементы

При построении устройств цифровой обработки информации широко используют аппарат формальной логики (алгебры логики). В алгебре логики обычно оперируют фундаментальным понятием "высказывание", под которым понимают какие-либо утверждения. При этом высказывания оценивают только с точки зрения их истинности или ложности без каких-либо промежуточных градаций. Если высказывание соответствует истине, оно имеет значение, равное «1», и если не соответствует, то «0» Поэтому все переменные в алгебре логики принимают только два значения: «0» или «1».

В цифровой электронике сигнал на входе и выходе устройства является бинарным. Он может принимать только два значения – логического нуля «0» и логической единицы «1». Значения «0» и «1» являются символическими и не соответствуют числовым значениям напряжения.

В полупроводниковых логических элементах представление двух логических переменных может осуществляться двумя способами: потенциальным и импульсным. В первом случае логическим «0» и «1» соответствуют два уровня выходного напряжения элемента, во втором – появление и не появление выходных импульсов в определённые промежутки времени.

Логические элементы составляют основу устройств цифровой обработки информационно-вычислительных машин, цифровых измерительных приборов и устройств автоматики. Они выполняют простейшие логические операции над цифровой информацией, реализуя ту или иную логическую функцию.

Любую сложную логическую функцию можно реализовать, используя три типа логических элементов: И, ИЛИ, НЕ.

Логический элемент И реализует операцию логического умножения (конъюнкции). Элемент имеет несколько входов и один выход. Сигнал логической единицы «1» будет появляться на выходе такого элемента в случае, если на все входы подан сигнал, соответствующий «1». Для n переменных Х1, Х2…Хn функция логического умножения записывается в следующем виде

.

Таблица 8.1

X1	X2	Y
0	0	0
1	0	0
0	1	0
1	1	1

Таблица истинности для двух переменных Х1 и Х2 () приведены в табл.8.1, а условное обозначение двухвходового логического элемента И на рис.8.1 соответственно.

Логический элемент ИЛИ реализует операцию логического сложения (дизъюнкции). Элемент имеет несколько входов и один выход. Сигнал логической единицы «1» будет появляться на выходе такого элемента в случае, если хотя бы на один вход подан сигнал, соответствующий «1». Для n переменных функция логического сложения имеет следующее аналитическое выражение

.

Таблица истинности для логического элемента ИЛИ с двумя входами, реализующего функцию , приведены в табл.8.2, а его условное обозначение на рис.8.2.

Таблица 8.2

X1	X2	Y
0	0	0
1	0	1
0	1	1
1	1	1

Логический элемент НЕ реализует операцию логического отрицания (инверсии). Элемент имеет один вход и один выход. Сигнал логической единицы «1» будет появляться на выходе такого элемента в случае, если на вход подан сигнал, соответствующий «0». Операцию инверсии записывают в виде

.

Этой операции соответствует таблица истинности, приведенная в табл.8.3. Условное обозначение логического элемента НЕ представлено на рис. 8.3.

Таблица 8.3

X	Y
0	1
1	0

Операции отрицания (НЕ), логического сложения (ИЛИ) и логического умножения (И) в совокупности образуют полный логический набор, позволяющий реализовать любую другую логическую функцию. Такой набор простейших логических функций называется логическим базисом.

Функции И, ИЛИ, НЕ могут быть представлены через другие комбинированные функции, например либо через функцию ИЛИ -НЕ либо И - НЕ. Эти функции являются минимальным логическим базисом.

Логическая функция И-НЕ, называемая также функцией Шеффера:

,

как и функция ИЛИ-НЕ, называемая функцией Пирса:

,

обеспечивают реализацию любых других логических функций.

Таблица истинности для логической операции И-НЕ при двух переменных Х1 и Х2 () приведены в табл.8.4, а условное обозначение логического элемента И-НЕ на рис.8.4.

Таблица 8.4

X1	X2	Y
0	0	1
1	0	1
0	1	1
1	1	0

Таблица истинности для логического элемента ИЛИ-НЕ с двумя входами, реализующего функцию , приведены в табл.8.5, а его условное обозначение на рис.8.5.

Таблица 8.5

X1	X2	Y
0	0	1
1	0	0
0	1	0
1	1	0

В схемах суммирования двоичных чисел используется логический элемент, который реализует логическую операцию исключающее ИЛИ

В таком элементе выходной сигнал приобретает значение «1», когда только по одному из входов подан сигнал логической единицы «1»

Таблица истинности для логического элемента исключающее ИЛИ приведена в табл.8.6, а его условное обозначение на рис.8.6.

Логическая операция исключающее ИЛИ тождественна двухместной логической операции сумма по модулю 2 (М2). Эта функция может быть и многоместной, т.е. иметь количество аргументов больше двух.

Таблица 8.6

X1	X2	Y
0	0	0
1	0	1
0	1	1
1	1	0

Логические элементы в зависимости от представления логических переменных подразделяют на три группы: потенциальные, импульсные и потенциально-импульсные.

В зависимости от технологии изготовления интегральных микросхем логических элементов микросхемы делятся на серии. Серия микросхем представляет собой совокупность типов схем для выполнения различных функций и совместного применения. Микросхемы, входящие в состав каждой серии, имеют единое конструктивно-технологическое исполнение, единое напряжение питания, одинаковые уровни сигналов логического 0 и логической 1. Все это делает микросхемы одной серии совместимыми. Наибольшее применение нашли серии логических интегральных микросхем изготовленных по технологиям транзисторно-транзисторной логики (ТТЛ), эмиттерно-связанной логики (ЭСЛ), комплементарной МОП логики (КМОП), интегральной инжекционной логики (И²Л).

Основой каждой серии цифровых микросхем является базовый логический элемент. Как правило, базовые логические элементы выполняют операции либо И-НЕ либо ИЛИ-НЕ.

На рис. 8.7 показана схема базового логического элемента ТТЛ 2И-НЕ микросхемы К134ЛБ1. Для логических элементов транзисторно-транзисторной логики напряжение логического нуля 0 - 0,4 В, напряжение логической единицы 2,4 - 5 В. На входе элемента включен многоэмиттерный транзистор VТ1. Если на все его эмиттеры (входы Х1 и Х2) подать напряжения высокого уровня – логической единицы, то эмиттерный переход транзистора окажется закрытым. В этом случае транзисторы VТ2, VТ4 будут открыты токами базы, протекающими по цепи: + источника, резистор R1, переход база-коллектор VТ1, база-эмиттер VТ2, база-эмиттер VТ4, минус источника. Транзистор VТ3 в этом случае закрыт, т.к. потенциал коллектора транзистора VT2 примерно 0,9В.. Резистор R3, транзистор VТ3, диод VД1, транзистор VТ4 образуют делитель напряжения, верхнее плечо которого (резистор R3, переход коллектор-эмиттер транзистора VТ3, диод VД1) имеет высокое сопротивление, а нижнее плечо делителя (выводы коллектор-эмиттер VТ4) – низкое. Потому выходное напряжение, снимаемое с нижнего плеча (выход Y), соответствует логическому нулю.

Если же хоть на один из входов элемента Х1 или Х2 подать напряжение низкого уровня, то эмиттерный переход транзистора VТ1 откроется, а транзисторы VТ2 и VТ4 будут закрыты. Транзистор VТЗ откроется за счет тока, протекающего через резистор R2, и войдет в режим насыщения. Высокому сопротивлению коллекторно-эмиттерного перехода транзистора VТ4, будет соответствовать напряжение высокого уровня (Y=1).

В более поздних сериях интегральных микросхем, выполненных по технологии ТТЛ, применялись диоды Шоттки для исключения насыщения многоэмиттерного транзистора (ТТЛш).

Триггеры

Триггеры представляют собой устройства, обладающие двумя (или несколькими) состояниями устойчивого равновесия и способные скачком чередовать их под воздействием внешних сигналов. Это свойство триггера используется для записи и хранения двоичной информации в устройствах цифровой электроники.

Триггеры выпускаются в виде интегральных микросхем. В простейшем исполнении триггер представляет собой симметричную структуру из двух логических элементов либо ИЛИ-НЕ либо И-НЕ, охваченных перекрестной положительной обратной связью. На рис. 9.1 представлены схема триггера на основе элементов ИЛИ-НЕ (а) и ее условное обозначение (б).

а) б)

Рис. 9.1 Схема RS триггера на элементах ИЛИ-НЕ (а) и ее условное обозначение (б)

Схема имеет два информационных входа R и S. Сигналы информационных входов определяют состояние выходов триггера и . Вход S (Set – установить англ.) позволяет устанавливать выход триггера Q в единичное состояние. Вход R (Reset – сбросить англ.) позволяет сбрасывать выход триггера Q (Quit – выход англ.) в нулевое состояние. Второй выход – инверсный. Если на выходе Q присутствует логическая единица, то на инверсном выходе будет логический ноль. И наоборот, если на выходе Q логический ноль, то на инверсном выходе – логическая единица. Такой триггер получил название RS-триггер (по названию своих входов).

Триггер является аналогом реле. Если на обоих входах триггера имеются уровни логического «0» (R=0, S=0), триггер сохраняет предыдущее состояние (Q_n+1=Q_n). При подаче управляющего сигнала «1» на вход S (R=0), триггер принимает состояние логического «1» (Q_n+1=1), а при подаче на вход R «1» (S=0) переходит в состояние «0» (Q_n+1=0). Следует отметить также, что если до подачи управляющего сигнала, например, на вход R, триггер находился в состоянии логического «0», его состояние не изменится и после подачи сигнала «1» на вход R. При подаче на входы R и S одновременно уровня «1» триггер будет находиться в неопределенном (или неправильном) состоянии, поэтому такое сочетание сигналов R и S называется запрещенной комбинацией управляющих сигналов.

Логическая структура, изображенная на рис.9.2, является RS – триггером на элементах И-НЕ. Схема имеет иной закон функционирования, такт переключается сигналами логического нуля, т.е. устанавливается в состояние «1» при S=0 (R=1) и сбрасывается в состояние «0» при R=0 (S=1). Запрещенная комбинация входных сигналов S=0, R=0. Если на входах триггера R=1, S=1, то сохраняется предыдущее состояние (Q_n+1=Q_n). Этот вариант триггера называют RS -триггером с инверсными входами ( -триггер).

а) б)

Рис. 9.2. Схема RS триггера на элементах И-НЕ (а) и ее условное обозначение (б)

Триггеры подразделяются по способу ввода информации на синхронные и асинхронные. Особенностью рассмотренных триггеров является то, что установка их состояния, т.е. запись информации, осуществляется с поступлением сигналов на входы. Такие триггеры называются асинхронными. В синхронных триггерах есть вход для синхронизирующего (тактового) сигнала. Запись производится сигналами на информационных входах, но с поступлением тактового сигнала на вход синхронизации (С=1). Если С=0, то триггер находится в режиме хранения записанной информации. Схема синхронного RS – триггера и ее условное обозначение приведены на рис.9.3.

а) б)

Рис. 9.3. Синхронный RS – триггер: схема (а); условное обозначение (б)

В RS-триггерах для записи логического нуля и логической единицы требуются разные входы, что не всегда удобно. Для приема информации по одному входу применяются D–триггеры. Они имеют информационный вход D и вход синхронизации (тактовый) С. Схема и условно-графическое обозначение D-триггера на принципиальных схемах приведено на рисунке 9.4.

а) б)

Рис. 9.4. D – триггер: схема (а); условное обозначение(б)

При С=1 состояние триггера определяет сигнал на входе D, при С=0 триггер находится в режиме хранения. Состояние триггера сохраняется до тех пор, пока логический уровень на тактовом входе не изменится с 0 на 1, тогда любой из логических уровней на входе D передается на выход Q. Конкретное значение задержки определяется частотой следования импульсов синхронизации. Временные диаграммы D–триггера, поясняющие его работу, приведены на рис.9.5.

В D-триггерах широко используют динамическое управление, т.е. в них передача информации с информационных входов на выходы осуществляется либо по фронту синхронизирующего импульса, либо по спаду синхронизирующего импульса. Стрелка на условном обозначении D-триггера (рис. 9.6) указывает, что триггер реагирует на перепад уровня синхронизирующего сигнала от «0» к «1» (по фронту синхронизирующего импульса).

Триггеры являются составной частью счетчиков электрических импульсов. D-триггер с динамическим управлением можно превратить в счетный триггер (Т-триггер), если инверсный выход триггера соединить с информационным входом D, а информационные импульсы подавать на вход синхронизации С. Схема такого соединения приведена на рисунке 9.7, а.

Счетный триггер, называемый Т-триггером, имеет один информационный вход Т (С) и два выхода: и . Как показано на временной диаграмме (рис. 9.5, б), приход очередного импульса на вход С (Т) изменяет состояние на противоположное: ,.

Условное обозначение Т-триггера на рис. 9.7, в. В этом обозначении приведен второй вариант изображения динамического входа, реагирующего на перепад уровня сигнала от «0» к «1» (вместо стрелки изображен штрих).

Т-триггер можно построить на основе двухступенчатого (двухтактного) RS-триггера, схема которого приведена на рис. 9.8.

Двухтактный RS-триггер состоит из двух триггеров: главного и вспомогательного. Первый, главный триггер, называют ведущим, а второй, вспомогательный, ведомым. По приходу синхронизирующего (тактового) импульса ведущий триггер за счет обратных связей устанавливается в состояние противоположное состоянию ведомого триггера. По окончании синхронизирующего импульса вспомогательный триггер переписывает информацию с выхода главного триггера, т.е. переходит в состояние, совпадающее с состоянием ведущего. В результате, как показано на диаграмме рисунка 9.7, б, период выходного импульсного сигнала τ_вых = 2τ_вх; частота, соответственно, f_вых=f_вх/2.

Двухтактные RS-триггеры, называемые еще MS-триггерами, можно использовать для построения универсальных JK-триггеров. JK–триггер имеет два информационных входа J и K, тактовый вход С и два выхода Q и . Условное обозначение JK-триггера показано на рисунке 9.9, а.

Таблица состояний JK-триггера практически совпадает с таблицей состояний синхронного RS-триггера, но устранена неопределенность, возникающая в RS-триггере при одновременной подаче «1» на информационные входы. То есть в JK-триггере на рис. 9.9,а, разрешена одновременная подача единичных сигналов на входы J и K (J=1, K=1). В этом случае в момент окончания синхронизирующего импульса состояние триггера поменяется на противоположное (). Это свойство используют для получения Т-триггера, соединяя входы J и K и подавая на них «1», как показано на рис.9.9, б. Если на вход JK-триггера поставить инвертор, как показано на рис. 9.9,в, то получится D-триггер.

Цифровые счетчики

Цифровым счетчиком называют функциональный узел, который осуществляет счет числа поступающих не его вход импульсов, формирует результат счета в заданном коде (обычно двоичном и поэтому такие счетчики именуют двоичными) и при необходимости хранит его.

Счетчики можно классифицировать по ряду признаков. В зависимости от направлениясчета различают суммирующие (с прямым счетом), вычитающие (с обратным счетом) и реверсивные (как с прямым, так и обратным счетом)счетчики. По способу организации переноса различают счетчики с

последовательным, параллельным и последовательно-параллельным

переносом.

Конструктивно счетчики выполняются в виде совокупности ИС Т-триггеров, соответствующим образом соединенных между собой, или в виде одной ИС, содержащий многоразрядный счетчик. Двоичные счетчики могут быть построены и на синхронных или двухступенчатых D-триггерах и JK-триггерах, предварительно преобразованных в Т-триггеры.

К основным параметрам двоичного счетчика относятся:

1.Модуль счета или емкость счетчика (К) – максимальное числоимпульсов, которое может быть подсчитано счетчиком.

2. Разрешающая способность или минимальное время следования (tсл.) – временной интервал между двумя счетными импульсами, при котором не нарушается надежная работа счетчика. Этот параметр определяет максимально

допустимую частоту следования счетных импульсов.

3.Время регистрации (tp) – временной интервал между началом подачи счетного импульса и моментом установления результата счета, т.е. окончания самого длительного переходного процесса в счетчике.

Пример 1 Составить схему последовательного суммирующего счетчика с модулем счета K_c =17 на основе триггеров К155ТВ1. Построить временную диаграмму работы схемы.

Решение.

При модуле счета K_c >10 в схемах параллельных счетчиков увеличивается количество дополнительных элементов и усложняются связи между триггерами, а в кольцевых счетчиках требуется большее число триггеров. При таких модулях более простой оказывается схемная реализация последовательных счетчиков.

В последовательных счетчиках счетный импульс подается только на вход первого триггера, который играет роль двоичного счетчика младшего разряда. С выходом первого триггера сигнал поступает на счетный вход второго и т. д. Каждый триггер осуществляет счет импульсов в своем разряде. Количество триггеров в счетчике должно удовлетворять условию K_c 2^m.

При K_c=17 и m=5 K_c < 2⁵=32.

Таблица состояний триггеров имеет следующий вид:

Импульс	Q1	Q2	Q3	Q4	Q5	Q1	Q2	Q3	Q4	Q5
n	n+1
1 2 3 4 5	0 1 0 1 0	0 0 1 1 0	0 0 0 0 1	0 0 0 0 0	0 0 0 0 0	1 0 1 0 1	0 1 1 0 0	0 0 0 1 1	0 0 0 0 0	0 0 0 0 0
6 7 8 9 10	1 0 1 0 1	0 1 1 0 0	1 1 1 0 0	0 0 0 1 1	0 0 0 0 0	0 1 0 1 0	1 1 0 0 1	1 1 0 0 0	0 0 1 1 1	0 0 0 0 0
11 12 13 14 15	0 1 0 1 0	1 1 0 0 1	0 0 1 1 1	1 1 1 1 1	0 0 0 0 0	1 0 1 0 1	1 0 0 1 1	0 1 1 1 1	1 1 1 1 1	0 0 0 0 0
16 17 18 19 … 32	1 0 1 0 … 1	1 0 0 1 … 1	1 0 0 0 … 1	1 0 0 0 … 1	0 1 1 1 … 1	0 1 0 1 … 0	0 0 1 1 … 0	0 0 0 0 … 0	0 0 0 0 … 0	1 1 1 1 … 0

Как видно из таблицы, счетчик из 5 триггеров имеет 32 устойчивых состояния. При К_c=17 должно быть исключено 15 избыточных состояний. После семнадцатого импульса счетчик из состояния 00001 должен перейти не в состояние 10001, а в исходное состояние 00000. Это осуществляется подачей на объединенные установочные выводы сигнала от комбинационной схемы, на выходе которой появляется низкий уровень, когда счетчик достиг состояния 00001.

Схема счетчика приведена на рис. 4.1

Рис. 4.1

При переходе Т₅ в состояние Q₅=1 на один из входов элемента 2И-НЕ подается высокий уровень. При подаче семнадцатого импульса на выходе у него появляется низкий уровень, который подается на входы , и все триггеры переходят в состояние Q=0.

Временные диаграммы приведены на рис. 4.2.

Рис. 4.2

Так как каждый триггер работает в счетном режиме, то он переходит в новое состояние по спаду управляющего импульса, которым служит входной сигнал предыдущего триггера. Благодаря элементу 2И-НЕ после семнадцатого импульса счетчик возвращается в исходное положение.

Надо отметить, что считывание двоичного числа должно, как всегда, проводиться от старшего разряда к младшему, т. е. от выхода Q₅ к выходу Q₁. Например, после прохождения 10 импульсов показания счетчика будут 01010, что составит 0•2⁴+1•2³+0•2²+1•2¹+0•2⁰ =10.

Задание 6

Для заданного типа суммирующего счетчика и заданного типа триггеров (таблица 6.1) выполнить следующее:

1. Выбрать необходимое число триггеров и составить таблицу состояний счетчика для заданного модуля счета.

2. Начертить схему счетчика с обозначением входов и выходов.

3. Начертить временную диаграмму работы счетчика за полный цикл работы.

Вариант	Тип счетчика	Тип триггера	Модуль счета K c
	Суммирующий последовательный	JK